试学视频笔记04 CMOS晶体管原理

目录

CMOS晶体管原理

1.P/N MOS

2.一个简单实例

3.0/1定义 延时定义

4.PVT（Process工艺 V电压 T温度） —— 影响电路延时的因素

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首先说明（叠个甲），这里的笔记是课程中的试学课，试听感觉老师讲得确实不错，准备购买完整版的课程，如果觉得侵权请联系删帖。

视频课链接如下：数字IC/数字电路/FPGA设计_从入门到精通_合集-学习视频教程-腾讯课堂

CMOS晶体管原理

1.P/N MOS

 通过符号，NMOS高有效，而PMOS低有效

2.一个简单实例

实际不是非理想的模型，是存在电容、电阻的RC网络，存在延迟，因而设计的电路频率存在极值。

根据DC响应（即RC电路的充放电时间）计算延时。
如何减小延时：1.电容小，充放电时间短 
                         2.电流足够大，充放电足够快，管子做的大一点——电容也大，电路面积增大
                         3.减小gate端的导通电压，充放电时间也会加快——漏电会变大，芯片功耗增加
因而厂商提供的器件，会有不同的Threshold：low voltage 、regular 、high voltage，让客户自己平衡管子的速度和功耗。

3.0/1定义 延时定义

4.PVT（Process工艺 V电压 T温度） —— 影响电路延时的因素

做好的芯片，延时受到的影响/约束：

 SS：n/p都慢的Corner，TT：均为标准水平，FF：n/p都快的Corner