Vivado之block design与在线逻辑分析仪

以数字处理信号中的FIR滤波器为例完成block design并用在线逻辑分析仪观察输出。
（1）放置所需IP块。选择右侧block design，右键Add IP,选择产生三角波的DDS，乘法器Multilayer，滤波器FIR（配置滤波系数可用matlab、Filter Solutions工具），时钟clocking compiler
（2）配置物理信息。可用两个信号发生器产生1M和100MHZ的三角波，双输入送进乘法器进行混频，再连接至滤波器选择滤波函数；时钟将50MHZ倍频至100MHZ，分别连至DDS、
Multilayer、FIR的时钟驱动端。
连线完成后可以右键空白处Regenerate Layout自动布局布线；Validata可以检查是否有连接错误。

（3）产生IP文件与顶层文件。选择Source框，选IP Sources，右键选择design中使用的IP堆（黄色三角符号）点Generate Output Products,生成IP文件；再次右键点Generate HDL wrapper产生顶层文件。
（4）添加仿真文件，并联合Modelsim仿真。如下图，增加混频波与滤波对比。

（5）放置在线逻辑分析仪。右键添加IP，选择ILA，滤波器输出信号接到ILA输入观察。