Vivado与SDK的联合调试方法-使用ILA

最新推荐文章于 2025-03-28 09:16:07 发布
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分类专栏： vivado-教程 文章标签： 硬件 vivado-教程 xilinx-vivado入门
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本文链接：https://blog.csdn.net/qq_34322603/article/details/72854621
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本文介绍了如何在Vivado中利用ILA（集成逻辑分析器）进行硬件调试，特别是在米联客MIZ702开发板上。调试方法包括通过Debug mark和ILA_IP添加ILA，设置触发条件，以及在SDK中进行软件调试。详细步骤涉及ILA的配置、综合、约束文件更新和SDK中应用程序的创建。最后，展示了ILA的触发设置和波形窗口，强调了ILA在分析总线时序中的作用。

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首先介绍一下我的硬件平台：使用的开发板为米联客出的MIZ702，这个开发板与ZedBoard是兼容的。
Vivado硬件调试有几种手段：ILA（集成逻辑分析器Integrated Logic Analyzer）、VIO（虚拟I/O Virtual Input/Output）、Jtag-to-AXI等，本方法主要使用了ILA
本实验系统使用了两种调试手段：ILA和VIO，ILA的引入方式又用了两种，一种是标记Debug mark，一种是添加ILA_IP两种方式我认为是一致的。其中ILA-IP抓取的LED的寄存器的波形，而Debug mark标记的是接到一个自主IP的AXI总线系统的Block Design如下图
这里写图片描述
联调步骤：
STEP1:在block design设计完系统硬件后，点击想要抓取波形的网络，右击选择mark debug，此时网络两端会显示一个Debug标识如下图，保存。
添加Debug
还有另外一种方法：直接添加ILA ip，设置好抓取波形的个数与每组波形的位宽，连接自己想要观测的总线,在这里我抓取的波形是一组8位的寄存器，所控制的是8个LED灯。如下两图
ILAset
probe_connect
我认为这两种方法没有区别
STEP2:对工程进行综合，综合完成后查看综合结果，可以看到下面的debug窗口中有未连接的Debug nets，点击Set up Debug并进行相关配置完成Debug nets的连接。完成后如下图所示：

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VIVADO和SDK联合调试--转载我之前的blog的内容
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12-26 5366
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vivado PS+PL联合调试——利用MARK DEBUG添加debug信号，SDK触发ila观测
HeeSeon1212的博客
05-17 6039
点击next，进入网表配置，NAME为你要观察的信号，Clock Domain为在哪个时钟域进行信号观测，选中要更改的某一行的clock domain右键，可以select clock domain，一般一个工程中的Clock Domain都设置成一样的，否则容易出错，往右拉进度条还有Driver cell，一般为默认，Probe type选Data and Trigger。建立你的工程，然后在左侧文件目录中选中工程，右键，选择debug as-Debug configuration，进入以下界面。
vivado SDK编译overflowed by ** bytes
我不是小马哥
04-16 380
最近用microblaze搭系统当作MCU使用，Local Memory设置为8k，在SDK开发软件过程中case语句条件过多（10几个吧）出现overflowed问题，将Local Memory增大到128k依然无法解决问题，经过调试SDK中堆栈设置，程序编译ok；stack Size默认0x400，将该数值增大无法解决问题，尝试减小该数值（0x100）程序离奇通过，有懂原理的可以来解释下。
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Vivado硬件调试与仿真——ILA集成逻辑分析仪的使用
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08-07 1456
（1）HDL方式：生成IP核，在HDL代码中进行例化。（修改时需要改代码，稍麻烦）（2）信号列表和原理图方式：对代码进行综合之后添加。（综合优化后可能无想要观测信号）（3）IP寄存器方式：开发硬核和软核设计时使用。
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fpga ila 使用过程问题记录
在FPGA添加用户逻辑和Microblaze的联合ILA调试
weixin_39520719的博客
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一、Block Design设计和ILA设置 1、完成Block Design后右键想要抓取的信号，选择Debug。 然后点击Run Connection Automation，自动添加ILA IP核，最后Ctrl+S保存。 2、右键design_1，点击Generate Output Products，将Block Design中使用到的IP核生成源文件和约束文件。 3、点击Create HDL Wrapper，生成顶层例化文件。 4、完成自己Verilog逻辑设计后，点击Generate Bits
Vivado 封装IP核调试记录
Yetob的博客
06-12 2352
Vivado 封装IP核调试记录 在很多vivado IP封装教程中 都是写如何一次性成功的封装一个IP。但是当我们修改了源文件后，再使用就会出现一些奇怪的问题，现记录下来。 1.端口名重导入 更改了源文件的input /output 接口定义后，在Ports and Interfaces栏中，没有同步更新端口名，即使此时点及刷新按钮称（尤其是只是更改了端口名的大小写后，我一度认为是VIVADO不区分大小写，但是此时IP是可以正常封装完成的，只有在综合仿真的时候会报错：cannot find port
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qq_23379273的博客
06-22 6503
在VIVADO中Block Design设计中调用v或者vhd文件作为模块，如果模块中调用了IP，那么编译时会报下面这个错： [filemgmt 56-328] Reference 'input_buffer' contains sub-design file 'e:/Vivado_PRJ_18.2/0604/0604.srcs/sources_1/ip/input_ram/input_ram.xci', which is configured for out-of-context synthesis..
vivado SDK 调试
07-28
Vivado SDK调试是一种联合调试方法，结合了Vivado和SDK两个工具来进行硬件和软件的调试。首先，在Vivado中搭建硬件系统，并添加调试IP，如ILA和VIO。可以使用Mark Debug来观察总线上的工作情况，使用ILA来观察特定信号的变化，使用VIO来查看和修改虚拟IO的状态。然后，保存工程并生成bitstream，将硬件导入SDK。在SDK中设置软件调试断点，并将比特流下载到FPGA中。回到Vivado界面，连接目标板，进入硬件调试界面。在调试界面中，可以设置触发信号和触发方式，启动循环触发，进行软件调试。通过点击波形窗口来更新硬件状态。总的来说，Vivado SDK调试提供了一种综合的调试平台，可以同时进行硬件和软件的调试。\[1\]\[2\]\[3\] #### 引用[.reference_title] - *1* [Vivado与SDK的联合调试方法-使用ILA](https://blog.csdn.net/qq_34322603/article/details/72854621)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insertT0,239^v3^insert_chatgpt"}} ] [.reference_item] - *2* *3* [VIVADO和SDK的联合硬件调试](https://blog.csdn.net/yaoyaoshalou/article/details/90901663)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insertT0,239^v3^insert_chatgpt"}} ] [.reference_item] [ .reference_list ]
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