【Verilog】Verilog关键字和标识符

【Verilog】Verilog关键字和标识符

第二章 Verilog关键字和标识符

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目标

1.描述在Verilog环境中找到的关键字
2.描述在Verilog环境中找到的标识符

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一、关键字与标识符

1. 关键字

关键字关键字是为语言结构保留的标识符。关键字必须小写。如您所见，这里显示的关键字是module、endmodule、input和output等。标识符标识符是赋予对象的名称，以便在整个设计描述中引用它们。

2. 标识符

标识符必须以字母或下划线开头。它们可以是字母、数字、美元符号或下划线字符的任意序列。如您所见，完整的add、a、b、c in等都是这里显示的标识符。
标识符必须以字母或下划线开头。它们可以是字母、数字、美元符号或下划线字符的任意序列。

二、注释

注释只是代码中为用户提供的附加信息。它们提高了模块的可读性和可重用性。

• 单行注释可以通过在行首插入双斜杠来添加单行注释，如下所示。

• 多行注释可以使用斜杠和星号字符(表示注释的开始)以及星号和斜杠字符(表示注释的结束)添加多行注释，如下所示。

• Meta-Commenting大多数编译器使用元注释，其中，在单行或多行注释标识符后面的字符串实际上由工具解析、解释和执行。
  在这种环境中，它会提醒编译器注释字段的其余部分包含实际的指令、约束或指令。

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总结

1.所有Verilog关键字必须是小写的
2.标识符是赋予对象的名称
3.插入有意义的注释可以增强源代码的可读性、可理解性和可重用性