module cy4(I, Y);
input [3:0] I;
output reg[2:0]Y;
wire [3:0] I;
always @(I)
begin
case(I)
4'b0001: Y <= 2'b00;
4'b0010: Y <= 2'b01;
4'b0100: Y <= 2'b10;
4
4线-2线优先编码器
最新推荐文章于 2024-06-12 10:34:37 发布
module cy4(I, Y);
input [3:0] I;
output reg[2:0]Y;
wire [3:0] I;
always @(I)
begin
case(I)
4'b0001: Y <= 2'b00;
4'b0010: Y <= 2'b01;
4'b0100: Y <= 2'b10;
4