FPGA学习笔记—XILINX时钟架构

时钟主干线和水平中心线把整个片上划分成各个时钟域。7系列有1-24个时钟域不等，主干线垂直分布，镜像分配时钟资源，水平线垂直分配。每个时钟域包含12个BUFH，每列包括50个CLB（？）、10个36K的BRAM（？）、20个DSP SLICE，部分时钟域还包括一个时钟管理器（CMT,包括PLL和MMCM）、50个BANK IO等。以下BUF可以被称为驱动器或者缓冲器。全局时钟缓冲器（BUFG），水平时钟缓冲器（）、输入输出缓冲器（BUFIO）、区域时钟缓冲器（BUFR）、多区域时钟缓冲器（BUFMR）。每个时钟域包含SRCC和MRCC专用时钟引脚各两组，BUFMR时钟源必须是MRCC，而BUFIO和BUFR时钟源可以是MRCC和SRCC。红色时钟总线：时钟输入经过四个CC引脚连接到BUFG和BUFH的输入端，也可以直接连结至本时钟域的CMT（PLL和MMCM）。黑色：在HROW内由BUFG和BUFH输出共享；也可以作为至PLLL和MMCM的输入并驱动所有域内逻辑资源；CMT输出（也即PLL与MMCM输出）也可以驱动BUFG和BUFH。黄色：由GT QURD输出可以驱动BUFG、BUFH和CMT。绿色：表示BUFR输出时钟总线，BUFR位于IO  BANK内可以驱动BUFG BUGH CMT 和域内逻辑资源。BUFR  BUFMR  BUFIO互连的细节。每个IO BANK包括四个BUFR与4个BUFIO，两者时钟输入来源包括MMCM输出、SRCC与MRCC、BUFMR输出。而BUFMR的输入时钟源可以来自GT QUAD或者MRCC（不可以来自SRCC），BUFMR输出连接至CMT Backdone提供至临近时钟域或本IO BANK的BUFR、BUFIO资源，这也是SRCC与MRCC路径的最大区别。

时钟输入引脚，俗称FPGA的专用输入时钟引脚，片外时钟输入必须由CC引脚引入而不能经过通用IO引脚。每个IO BANK包括50个IO引脚，BANK 内共有4组CC引脚，可以连接差分时钟或者单端时钟。当输入单端时钟的时候，必须从P脚引入，该CC组引脚的N脚不能再作为另一个单端时钟的引脚，但可以作为普通的IO口使用。如果不用做时钟引脚，也可以用作普通的IO使用，用法与其他IO相同。时钟布线连接，CC引-BUFG---全局时钟树、CC---BUFH---水平时钟线、CC--CMT--REPETITION、CC-BUFR--区域时钟树、CC---BUFMR---BUFR---IO时钟树、CC---BUFIO---IO时钟树、CC--BUFMR---BUFIO---IO时钟树。

全局时钟资源相关原语（略）除了BUFGCTRL、BUFG、BUFGCE、BUFGMUX、BUFGMUX_CTRL之外还包括异步时钟快速切换与带时钟使能控制的BUFG

区域时钟资源 BUFIO，只能驱动本域的IO时钟网络不能驱动其它的逻辑资源，BUFR可以驱动IO资源也可以驱动内部逻辑资源，还可以直接驱动MMCM与BUFG。具有分频功能，可以进行1-8的整数分频。BUFR与BUFIO的区别：BUFR不仅可以驱动IO还可以驱动内部逻辑。BUFMR。每个BANK包括两个BUFMR，输入时钟源包括同BANK的MRCC和本域的GT CLOCK，可以驱动本域和上下邻域的BUFR和BUFIO。BUFMRCE相较于BUFMR多了一个CE高电平使能端口。

CMT CLK MANAGE 时钟管理模块。结构分析7系列FPGA包括多个CMT，每个CMT由一个MMCM（混合时钟管理器）与一个PLL（锁相环）组成。MMCM除了包括频率合成功能之外还支持精密动态相移。功能概括：时钟频率产生、时钟相位锁定与调整、去抖与偏斜。MMCM不仅支持频率合成还支持精密动态相移。MMCM输入时钟源可以来自IBUFG BUFGCTRL或者BUFG  IBUF BUFR GT。

MMCM与PLL的区别。MCM与PLL组成上基本一致但，MMCM支持小数分频而PLL不支持；MMCM支持动态相移而PLL不支持；MMCM支持反向输出且输出路数多一个。CMT的输出频率与三个因子有关：分频系数因子、输出分频系数因子、环路反馈系数因子，存在计算公式。在原语中分别是DIVCLK_DIVIDE、CLKOUTx_DIVIDE、CLKFBOUT_MULT_F。使用中常用的MMCM与PLL结构：①基本：IBUFG--MMCM--BUFG，另有CLKFBOUT与CLKBIN相连。②：时钟去偏斜，增加一个环路延时补偿。③零延时结构：输入框图的时钟相位与输出框图的时钟相位基本对准。④级联结构：通过级联扩展频率输出范围与时钟数量。