Synopsys公司的数字IC设计工具：综合工具（Design Compiler）

目录

一、综合流程

1、简单的综合流程

2、利用RTL backward SAIF文件分析功耗

二、参考

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一、综合流程

1、简单的综合流程

使用dc_shell命令打开工具命令行

read_verilog rtl.v

set target_library libs/xxx.db （设置Target library）

DC使用的综合库必须是.db格式的库。因此，如果只有.lib文件，需要用Library Compiler将其转换为.db文件。

set link_library "* $target_library" （设置Link library）

link

read_sdc file.sdc

compile_ultra （完成Mapping和Optimazation）

write -format verilog -output netlist.v

exit

2、利用RTL backward SAIF文件分析功耗

set target_library libs/xxx.db （设置Target library）

set link_library "* $target_library" （设置Link library）

read_verilog netlist.v

link

read_sdc file.sdc

read_saif  -input  rtl.saif  -instance_name  xxx

注：在仿真工具中，进行RTL设计文件的仿真，仿真完成后，就可以得到rtl.saif 文件，这个文件就是RTL backward SAIF文件，可参考：

Cadence公司的数字IC设计工具：仿真工具（INCISIVE）——（2）_qq_42922513的博客-CSDN博客

report_power

二、参考

power 相关：（二）功耗的分析 —— power compiler_d_b_的博客-CSDN博客

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