基于FPGA的PWM发生器设计

已于 2024-03-11 00:27:46 修改
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分类专栏： FPGA-Verilog技术专栏 文章标签： PWM FPGA Verilog
于 2022-12-18 22:52:47 首次发布
From Xu_Y_B
本文链接：https://blog.csdn.net/qq_43045275/article/details/128365705
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本文介绍了一种基于FPGA的PWM发生器设计，使用Verilog实现，支持1Hz到25MHz的频率范围和1%到99%的占空比（部分频率限制为50%）。设计包括整数除法模块、PWM产生模块，并提供详细的设计思路、源码及仿真测试。此外，还展示了如何将PWM应用于蜂鸣器驱动。
摘要由CSDN通过智能技术生成

目录

引言

设计说明

设计特点

设计思路

设计源码

整数除法模块

PWM 产生模块

顶层文件

仿真测试

除法运算测试

PWM 产生模块 测试

仿真结果

约束文件

展示

引言

前段时间一直在作 MIPS32 CPU 的设计。最近想换换头脑，做一个 参数可实时控制 的 PWM 发生器。 本文会给出所有设计模块的设计以及仿真源码。

设计说明

  • FPGA：xc7a35tfgg484-2
  • IDE：Vivado 2018.3  

设计特点

  1. 系统时钟为 50MHz

  2. PWM频率支持 1Hz ~ 25MHz 范围

  3.  PWM占空比支持 1% ~ 99% （部分频率 只能 50% 占空比）

  4. 精度控制采用 四舍五入 。

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