HDLBits Exams/review2015 fsm

最新推荐文章于 2024-10-16 23:10:09 发布

闪光的正幸

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分类专栏： FPGA HDLBits刷题文章标签： fpga开发

本文链接：https://blog.csdn.net/qq_43406377/article/details/129326376

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该文讨论了一个Verilog模块，用于处理输入数据并控制shift_ena、counting和done信号。作者在实现状态机时遇到了错误，主要在于状态转换和额外的计数周期。已提供的代码显示了状态机的详细流程，包括同步复位和条件分支。

摘要由CSDN通过智能技术生成

1、这一大串本来想不看那个提示自己写出来的，结果害还是有点错，不够细心啊。思路是是对的但是状态转换的时候写错了。就1101那里，还有shift_ena那里多算了一个周期。

2、还是要细心啊。以及提高英语。

完整代码如下：

module top_module (
    input clk,
    input reset,      // Synchronous reset
    input data,
    output shift_ena,
    output counting,
    input done_counting,
    output done,
    input ack );

    parameter A=0,B=1,C=2,D=3,E=4,F1=5,F2=6,F3=7,G=8,done1=9;
    reg [3:0]state,next_state;
    always@(*)begin
        case(state)
        	A:next_state=data?B:A;
            B:next_state=data?C:A;
        	C:next_state=data?C:D;
            D:next_state=data?E:A;
            E:next_state=F1;
            F1:next_state=F2;
            F2:next_state=F3;               
            F3:next_state=G;
            G:next_state=done_counting?done1:G;
            done1:next_state=ack?A:done1;
            default:next_state=A;
        endcase
    end
    always@(posedge clk)begin
        if(reset)begin
            state<=A;
        end
        else begin
            state<=next_state;     
        end        
    end
    assign shift_ena=state==E||state==F1||state==F2||state==F3;
    assign counting=state==G;
    assign done=state==done1;
endmodule