3.3 Xilinx FPGA应用进阶通用IP核详解和设计开发-FIFO IP核生成实例详解

3.5.1 FIFO IP核生成演示
        FIFO IP核的生成演示以标准型读/写异步时钟FIFO IP核为例，需要写入FIFO的数据事先存储在ROM IP核中，写入数据的格式参考常用的网络数据帧格式，数据帧格式设计如表3-6所示。FIFO接收数据流时按包头数据包、中间数据流和包尾数据包的顺序有序写入。在向FIFO写入数据前，需保证FIFO剩余的空间可以存放一个完整的最大数据帧长 ， 防 止 数 据 包 只 写 入 一 部 分 数 据 ， 此 种 情 况 可 选 择 FIFO 的Programmable Full Type属性解决。

        帧格式的数据时序如图3-32所示，暂规定数据包的最大帧长为32个周期。
 

        在ISE 14.3工具下建立工程文件Chapter3_5，在资源管理窗口区域选中工程文件核，并单击鼠标右键，在弹出的快捷菜单中选择“NewSource”命令，如图3-33所示，下