Testbench文件编写纪要（Verilog）

之前在使用Verilog做FPGA项目中、以及其他一些不同的场合下，零散的写过一些练手性质的testbench文件，开始几次写的时候，每次都会因为一些基本的东西没记住、写的很不熟练，后面写的时候稍微熟练了一点、但是整体编写下来比较零碎不成体系，所以在这里简要记录一下一般情况下、针对小型的verilog模块进行测试时所需要使用到的testbench文件的编写要点。

本文主要参考了在网上找到的Lattice公司的“A Verilog HDL Test Bench Primer”手册中的有关内容。谢谢！

模块实例化、reg&wire声明、initial和always块的使用

需要测试的模块（Verilog-module）被称为DUT（Design Under Test），在testbench中需要对一个或者多个DUT进行实例化。

Testbench中的顶层module不需要定义输入和输出。

Testbench中连接到DUT instance的输入的为reg类型、连接到DUT instance的输出的为wire类型。

对于DUT的inout类型变量，在testbench中需要分别使用reg、wire类型的变量进行调用。

例如，对于下面这样一个待测试module：