锁相环技术原理及FPGA实现（第二章2.2）

2.2 FPGA 中数的运算

2.2.1 加/减法运算

        如前节所述， FPGA 中的二进制数可以分为定点数和浮点数两种格式，虽然浮点数的加
减法运算相对于定点数而言在运算步聚和实现难度上都要复杂得多，但基本的运算仍然是
通过分解为定点数运算，以及移位等运算步骤来实现的，因此本节只针对定点数运算进行
分析讲解。
        进行 FPGA 实现的设计输入语言主要有 Verilog HDL 和 VHDL 两种。由于本书使用
Verilog HDL 语言讲解，这里只介绍 Verilog HDL 语言中对定点数的运算及处理方法。
Verilog HDL 设计文件中最常用的数据类型是单比特 wire 及 reg， 以及它们的向量形式。
当需要进行数据运算时， Verilog HDL 如何判断二进制数据的小数位、有符号数表示形式等
信息呢？在 Verilog HDL 程序中，所有二进制数均当作整数处理，也就是说小数点均在最低
位的右边。如果要在程序中表示带小数的二进制运算，该如何处理呢？其实，进行 Verilog
HDL 程序设计时，定点数