数字调制解调技术的MATLAB与FPGA实现-FPGA实现数字信号处理基础 【3.5】

5.7.2 位同步顶层模块的 VHDL 设计

例 5-6:采用 VHDL实现锁相环位同步电路
        在例5-5的基础上，实现锁相环位同步电路。输入判决后的数据采样速率为8MHz，码元速率为1MHz(每个码元采样8个点)。位同步信号每次调整的相位为一个数据采样周期。根据位同步环路的工作原理，系统时钟频率选择为4倍采样速率，为32MHZ。微分型位同步环的 VHDL设计并不复杂，关键在于了解图5-20中各模块接口信号之间的时序关系，为了便于读者更好地理解位同步系统设计思路，以及各功能模块之间的逻辑和时序关系，本例将各功能模块分别用单个文件来实现。为讲述方便，我们先对位同步环路系统顶层模块进行讨论，以使读者从总体上对位同步环路的设计先有清楚的把握，进而更好的理解各功能模块的 VHDL实现方法。
        微分型位同步环顶层结构RTL原理图如图5-22所示，该图是位同步环顶层文件(BitSync.vhd)用SynplifyPro综合后的RTL原理图。由图5-22可以清楚地看出整个位同步

环路由1个鉴相模块(u1:PD)、1个双相时钟模块(u2:CIkTrans)、1个控制模块(u3:Control)和1个分频模块(u4