[BD 5-336] This command cannot be run, as the BD-design is locked. Locked reason(s): * Block design

最新推荐文章于 2023-11-03 17:21:49 发布
最新推荐文章于 2023-11-03 17:21:49 发布
阅读量2.2k 收藏 2
点赞数 2
分类专栏： vivado使用工具 文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_44406549/article/details/125613270
版权

问题

ERROR: [BD 5-336] This command cannot be run, as the BD-design is locked. Locked reason(s):

  • Block design contains locked IPs. Please run report_ip_status for more details and recommendations on how to fix this issue.
    List of locked IPs:
    design_1_bayer2rgb_0_0

解决方案

vivado出现这种问题，只需要重新添加IP即可解决

FPGA & 网络工程师 初学者
关注
专栏目录
统信UOS丨开机无法进入系统 无法打开控制台访问权限，root账号被锁定（cannot open access to console, the root account is locked）
Reyn_观极
10-20 6902
步骤四：分别打开文件发现Roota下的fstab就是我们要找的文件，打开查看Roota的属性发现其为挂载的磁盘nvme0n1p3。步骤三：按Win+E打开文件管理器在分区中查找/etc/fstab文件，发现Roota和Rootb下都有该文件。步骤二：按键盘Ctrl+Alt+F4，进入终端控制台，如下图所示输入startx回车，进入桌面。步骤一：找到UOS系统安装的U盘，选择U盘启动进入安装界面，如下图所示。步骤七：关机，拔出U盘，启动电脑，OK，问题解决。
Core is locked-up! stm32 flash 解锁
12-12
stm32 flash解锁，我的是开发板，在按键中断中解锁flash，具体的见源代码，使用ram.icf，把程序烧录在ram中，环境是IAR6.10，库版本是3.0，成功解决Core is locked-up问题。~
初学FPGA-IP核错误
a93022400的博客
01-07 2540
[BD 5-336] This command cannot be run, as the BD-design is locked. Locked reason(s):* BD design contains locked IPs. Please run report_ip_status for more details and recommendations on how to fix...
2020年vivado 生成block design hls相关ip报错，Vivado HLS 和 Vitis HLS 使用的 export_ip 命令无法导出 IP
main_476的博客
01-12 3727
自 2022 年 1 月 1 日起，Vivado HLS 和 Vitis HLS 使用的 export_ip 命令将无法导出 IP。 在后台使用 HLS 的 Vivado 和 Vitis 工具也会受到此问题的影响。HLS 工具以 YYMMDDHHMM 格式设置 ip_version，并且该值作为有符号整数（32 位）访问，这会导致溢出并生成以下错误（或类似内容）。Xilinx 建议所有客户应用此补丁以确保安全。 错误日志 ERROR: [v++ 213-28] Failed to generate IP
Mybatis时出现错误 The command cannot be executed when global transaction is in the ACTIVE state
weixin_45059961的博客
10-14 1967
项目环境 spring + mybatis +springmvc 百度了很多地方，很多都是多数据源，但是我的项目没有使用 最后检查文件发现 原来是开启了事务 而且 truncate 操作在事务里默认是不能回滚的 总结 单数据源碰到这个问题 先检查一下有没有事务所不允许的sql在运行 ...
FPGA逻辑工程升版本时，block design里的ip更新
m0_62969668的博客
11-03 452
FPGA逻辑工程升版本时，block design里的ip更新，如下图所示，打开IP sources里的ip，点击报红的ip右键选择差看ip状态，然后在下面状态栏可以看到锁定的ip，鼠标点击下面出现的 upgrade selected就可以更新bd文件了。
VIVADO 10. Block Design调用模块IP
qq_23379273的博客
06-22 6017
在VIVADO中Block Design设计中调用v或者vhd文件作为模块，如果模块中调用了IP，那么编译时会报下面这个错： [filemgmt 56-328] Reference 'input_buffer' contains sub-design file 'e:/Vivado_PRJ_18.2/0604/0604.srcs/sources_1/ip/input_ram/input_ram.xci', which is configured for out-of-context synthesis..
ZYNQ 对block design 进行 upgrade ip
wallent55555的博客
01-28 1867
ZYNQ upgrade ip背景方法 背景 版型更改，block design 的ip出现红色锁定，report ip 提示需要“retarget”,但各种尝试包扩recustoms、右键ip “upgrade ip”都不行或者报错。 方法 report ip后，出现的IP Status 最下方有个“Upgrade Selected”，点击就行。。。 ...
Phaes-Locked Loops Design R.E.Best
02-12
CD-Rom for the book "Phase-Locked Loops Design,Simulation and Applications by R.E.Best. A design program for Phase-locked loops circuits
Q-Switched Mode-Locked Nd:YVO4 Laser by Topological Insulator Bi2Te3 Saturable Absorber
02-10
By using a reflection type of topological insulator Bi2Te3 as saturable absorber that was prepared by a hydrothermal intercalation/exfoliation method, we have demonstrated the stable Q-switched mode-...
pll.zip_All-Digital_PLL_digital design
09-23
Digital PLL design, all technic how to develope eficiency digital locked loop. All descriptions in English in details and examples
【常见错误】自定义IP例化错误
记录学习历程
02-14 390
在一个工程中若添加自己创建的IP时，需要对各个模块进行例化连接，使其能与原有的工程连接起来，但是如果在例化的时候名称输错了就会导致在如下图的错误，模块例化不进去，询问师姐后再检查代码后就发现原来是再第二层模块对下一个的模块例化的时候名称输错，导致例化不上，在修改代码后就可以成功例化了。 在代码的书写时一定要细心，以免犯错！ ...
10.15~10.16Block Design流程总结，报错复盘
m0_73553411的博客
10-17 745
首先需要IP核，即一个一个块要生成一个一个块，就要让不同的块文件作为顶层设计文件进行仿真，这样才能确定接下来要实现的是哪个块每个块都在各自的压缩文件里然后在设计时，需要把那些IP核的压缩文件放到一个压缩文件里再把这个压缩文件导入设计文件里，就可以开始Block DesignPROJECT2表示当前大文件的名称，.srcs是存放在其中，封装的IP核就在大文件.src里，是一个压缩文件这一步是说选哪个文件进行封装，选current就是封装现在文件的ip核，选第三个就是选指定文件的ip核。
关于自己封IP核的问题
m0_37793490的博客
04-27 325
当我们需要修改底层文件设计时，重新封IP核，然后在block design 中进行upgrade相关核，更新完毕后，发现工程中的文件并没有被更新成功，这是需要把工程下project_1_cache下的所有内容删除，然后复位一下ip核输出，重新生成ip相关内容，然后重新编译，就可以发现ip被更新过来了。在用block design 设计的时候，我们常会把自己的功能模块封装成IP核，然后在block design 中调用。
Vivado IP核被锁的解除方法
热门推荐
Bu_yuan的博客
03-23 1万+
在使用vivado进行开发时，我们经常会用到别人的工程，如果我们更改工程所使用的芯片型号（Vivado工程导入IP核的原工程和当前工程的FPGA开发板不一致），或者别人的工程所用到的vivado版本与我们不一致时（一般是用新版本的Vivado去打开旧版本的工程），工程文件中的IP核常常会被锁。
[Vivado那些事儿]将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）
OpenFPGA的博客
02-13 4212
绪论使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题，不知道大家有没有遇到，就是新设计的自定义 RTL 文件无法快速的添加到Block Design中，一种方式是通过自定义IP，但是一旦设计的文件有问题就需要重新修改，同时需要控制接口时候还需要在AXI总线模板基础上进行修改，再同时繁琐的步骤也让人“望而却步”。下面介绍一种简单的方式。我目前使用的是 Vivado ...
Allegro中问答择抄-1
zmq5411的专栏
11-22 2461
原文 http://xuelian222.blog.sohu.com/142139393.html 1.       allegro里怎样把铺铜显示关掉，但是走线要显示？    setup/User preferences/shape/勾选no_shape_fill 2.       ALLEGRO封装路径设置    setup->user preference  点击config_p
新版本Vivado打开老工程IP锁住的问题（"...."is locked and cannot be customized）
yc16032399的博客
07-27 7708
新版本Vivado打开老工程IP锁住的问题（"...."is locked and cannot be customized） 1.生成IP核的状态报告 Tools -> Report -> Report IP Status 2.点击Upgrade Selected 3.更新完成后IP Status 从此，被锁住的IP就可以正常配置了。...
Block Design AXI BRAM Error
timeless_2014的博客
06-03 2837
1、现象： 在Block Design 中添加AXI BRAM ，如图： 点击validate design 后，提示如下报错： ERROR: [axi_bram_cntlr-1] Port-A interface property <CONFIG.READ_WRITE_MODE> is not defined. ERROR: [Common 17-39] 'send_m...
xts测试把报错The device's bootloader must be locked. This may not be the default for pre-production devices.
最新发布
10-15
在进行XTS（Xtreme Test Suite）测试时，遇到"The device's bootloader must be locked."错误通常意味着测试系统期望设备的固件锁定状态，这是为了保证设备处于可信赖的预生产模式。如果设备的bootloader未被锁定，...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值