【Verilog HDL】4.全减器

MR_Promethus

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分类专栏： FPGA 开发文章标签： FPGA 全减器

于 2020-10-15 22:04:52 首次发布

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【 1. 源代码】

例化语句实现

 //半减器
module Half_sub(x,y,diff,s_out);
input  wire x,y;
output wire diff,s_out;
assign	diff=x^y;
assign	s_out=~(x)&y;
endmodule

//全减器，顶层文件
module Total_sub(x,y,sub_in,diffr,sub_out);
input  wire x,y,sub_in;
output  wire sub_out,diffr;
wire diff_temp1,s_out_temp1,s_out_temp2;
Half_sub U1(.x(x),.y(y),.diff(diff_temp1),.s_out(s_out_temp1));
Half_sub U2(.x(diff_temp1),.y(sub_in),.diff(diffr),.s_out(s_out_temp2));
or(sub_out,s_out_temp1,s_out_temp2);       
endmodule