FPGA之流水灯

不吃糖的芋圆葡萄

已于 2023-01-04 17:23:12 修改

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分类专栏： FPGA学习文章标签： fpga开发

于 2023-01-04 17:18:44 首次发布

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一、代码

module led(
    input  sys_clk50,
	 input  rst_n,
	 
	 output reg [3:0] led
);
reg [23:0] cnt;

always @(posedge sys_clk50 or negedge rst_n)
begin
  if(!rst_n)
      cnt <= 24'd0;
	else
	  if(cnt < 24'd10000000)
	      cnt <= cnt + 1'b1;
		  else
		    cnt <= 24'd0;
end


always @(posedge sys_clk50 or negedge rst_n)
begin
  if(!rst_n)
     led <= 4'b0001;
	else
     if(cnt == 24'd10000000)
         led[3:0] <= {led[2:0],led[3]};
      else
     led <= led;
end
endmodule

二、演示视频

https://video-community.csdnimg.cn/vod-84deb4/1e810ce08c1171ed8f636732b68f0102/snapshots/50c62077617a407d9088a1eab06fd025-00001.jpg?auth_key=4826424073-0-0-78fc50494ad9b5fd58f00819c153f84b