【牛客】异步复位的串联T触发器

描述

题目描述：           

用verilog实现两个串联的异步复位的T触发器的逻辑，结构如图：

信号示意图：

 

波形示意图：

输入描述：
输入信号   data, clk, rst
类型 wire
在testbench中，clk为周期5ns的时钟，rst为低电平复位

输出描述：

输出信号 q 
类型  reg 

`timescale 1ns/1ns
module Tff_2 (
input wire data, clk, rst,
output reg q  
);
//*************code***********//
reg q1;
wire d1,d2;

assign d1=data^q1;
assign d2=q1^q;

always@(posedge clk or negedge rst)
    begin
        if(!rst)
            begin
                q1<=0;
                q<=0;
            end
        else
            begin
                q1<=d1;
                q<=d2;
            end
    end 




//*************code***********//
endmodule