作业：FPGA编程入门——实现一位全加器

于 2023-12-19 20:56:34 发布
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文章标签： fpga开发
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本文介绍了如何使用Quartus软件设计1位全加器，随后通过Verilog编程实现4位全加器，并通过Modelsim仿真和硬件验证其正确性。过程包括原理图设计、电路验证以及FPGA烧录操作，旨在初学者入门FPGA编程。
摘要由CSDN通过智能技术生成

实验目的

1、首先基于Quartus 软件采用原理图输入方法完成一个1位全加器的设计。然后通过4个1位全加器的串行级联，完成一个4位全加器的原理图设计；再改用 Verilog编程（3种模式：门电路、数据流和行为级描述），完成这个4位全加器设计，并观察Verilog代码编译综合后生成的 RTL电路，与之前电路图设计的4位全加器电路进行对比 。

2、编写 测试激励Verilog模块，用Modelsim 对4位全加器 Verilog模块进行仿真测试，观察仿真波形图。如果仿真波形的逻辑功能正确，就连接的实验室 DE2-115开发板硬件上，完成引脚绑定，烧录，再拨动按钮开关，进行加法器 正确性的验证。

一位全加器

半加器

1、半加器的定义：

半加器是一种电子逻辑门，用于将两个输入位的数字相加，并产生一个求和位和一个进位位作为输出

2、半加器真值表
在这里插入图片描述

3、半加器的输出表达式
在这里插入图片描述

4、半加器的逻辑电路图

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