学习日记——PLL锁相环

最新推荐文章于 2025-03-09 12:35:26 发布
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分类专栏： FPGA学习笔记
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本文链接：https://blog.csdn.net/quanqueen/article/details/109693219
版权

1、PLL概念

  • 中文名称锁相环或锁相回路。

2、作用

  • 数字电路中产生精准的时钟信号，用于振荡器的反馈技术。锁相环可以通过

3、工作原理

  • 如下图所示锁相环就是通过鉴相器检测电压控制振荡器的相位和基准晶振的相位的误差值，将检测出的相位差信号转换成电压信号输出，然后再将低通滤波器滤波的电压做压控振荡器的控制电压并对振荡器输出信号的频率进行控制。其实就是通过反馈电路将电压控制振荡器的相位和基准信号的相位保持一致。
    在这里插入图片描述

4、倍频原理

PLL：就是用一个压控振荡器 (VCO - VOLTAGE CONTROLLED OSCILLATOR) 产生一个振荡频率, 经过 N 倍分频 (N - 包括 1 的正整数) 后在鉴相器上与被锁的已知频率比较, 比较结果波形通过低通滤波产生一个电压, 然后用这个电压控制 VCO 去改变振荡频率, 直到分频的振荡频率与已知频率相等并锁相. VCO-分频器-鉴相器-低通滤波器-VCO 形成环路 . 当分频数 N>1 时, 振荡频率为已知频率的 N 倍, 成为 N 倍频电路.
补充概念：VCO：其中VCO也是非常重要的。VCO即压控振荡器，用以产生调频信号。在上述的锁相电路中，输入控制电压是误差信号电压，压控振荡器是环路中的一个受控部件.

5、例子

例如我现在的基准频率是10MHZ，需要一个100MHZ的频率，用VCO产生一个100MHZ的频率后十分频，通过鉴相器与基准频率比较，比较之后将结果转换成电压信号输出，重新控制VCO。若VCO实际输出的频率为110MHZ时，10分频后变成了11M.鉴相器降低电压，使VCO的频率降下来，若实际输出的频率为90M，鉴相器就会输出一个较高的电压让VCO的频率升上去。此过程是一个负反馈的过程。以此类推VOC输出信号很快就为我们想要的基准信号频率了。
***注意：由于数字电路中的分频器一般是由2分频 3分频级联得到的所以一般锁相环输出的时钟 是晶振的整数倍。***（有待理解）
在这里插入图片描述

六、问题缘由

  • 很多的FPGA的PLL功能块的供电会特殊要求，也可以认为是辅助电压。由于PLL本身是模拟电路，而FPGA其他部分的电路是基本是数字电路，因此PLL的输入电源电压也是很有讲究的，想要专门的电容电路做滤波处理，而它的电压值一般和I/O电压值不同。
  • 在学习到FPGA的电源电路的时候有这么一句话提到FPGA中PLL的供电有要求，由于不理解PLL导致理解不了这句话，所以来学习PLL的概念原理。

参考链接

https://blog.csdn.net/u011124985/article/details/84023536?utm_medium=distribute.pc_relevant.none-task-blog-baidulandingword-3&spm=1001.2101.3001.4242
https://www.cnblogs.com/I-L-o-v-e-z-h-o-u/p/4371093.html
https://blog.csdn.net/mirkerson/article/details/8301757?utm_medium=distribute.pc_relevant_t0.none-task-blog-BlogCommendFromMachineLearnPai2-1.pc_relevant_is_cache&depth_1-utm_source=distribute.pc_relevant_t0.none-task-blog-BlogCommendFromMachineLearnPai2-1.pc_relevant_is_cache
https://blog.csdn.net/leoufung/article/details/50268031

PLL 锁相环 简单介绍
zhouliang7736025的专栏
08-18 438
一般的晶振由于工艺与成本原因，做不到很高的频率，而在需要高频应用时，由相应的器件VCO，实现转成高频，但并不稳定，故利用锁相环路就可以实现稳定且高频的时钟信号。为了解决精度和稳定的问题，将输出的时钟（分频后）和参考时钟进行比较通过负反馈处理，不断调整，得到（倍频后）稳定的高精度时钟。锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。
PLL锁相环
key_d的博客
01-06 1999
通过频率较低的片外晶振倍频得到频率较高的时钟信号。
FPGA——pll锁相环配置及调用（基础篇）
03-22
IP（Intellectual Property）即知识产权。美国 Dataquest 咨询公司将半导体产业的 IP 定 义为“用于 ASIC 或 FPGA 中的预先设计好的电路功能模块”。简而言之，这里的 IP 即电 路功能模块。 IP 核在数字电路中常用于比较复杂的功能模块（如 FIFO、 RAM、 FIR 滤波 器、 SDRAM 控制器、 PCIE 接口等）设计成参数可修改的模块，让其他用户可以直接调用 这些模块。随着设计规模增大，复杂度提高，使用 IP 核可以提高开发效率，减少设计和调 试时间，加速开发进程，降低开发成本，是业界的发展趋势。利用 IP 核设计电子系统，引 用方便，修改基本元件的功能容易。具有复杂功能和商业价值的 IP 核一般具有知识产权， 尽管 IP 核的市场活动还不规范，但是仍有许多集成电路设计公司从事 IP 核的设计、开发 和营销工作。 IP 核有三种不同的存在形式： HDL 语言形式，网表形式、版图形式。分别对应我们常 说的三类 IP 内核：软核、固核和硬核。这种分类主要依据产品交付的方式，而这三种 IP 内核实现方法也各具特色。 PLL（Phase Locked Loop，即锁相环）是最常用的 IP 核之一，其性能强大，可以对输 入到 FPGA 的时钟信号进行任意分频、倍频、相位调整、占空比调整，从而输出一个期望 时钟，实际上，即使不想改变输入到 FPGA 时钟的任何参数，也常常会使用 PLL，因为经 过 PLL 后的时钟在抖动（Jitter）方面的性能更好一些。 Altera 中的 PLL 是模拟锁相环，和 数字锁相环不同的是模拟锁相环的优点是输出的稳定度高、相位连续可调、延时连续可 调；缺点是当温度过高或者电磁辐射过强时会失锁（普通环境下不考虑该问题）。
锁相环（PLL）：原理、组成与应用详述
最新发布
hello
03-09 1177
锁相环（Phase-Locked Loop，简称PLL）是一种广泛应用于电子工程中的电路技术，主要用于信号的频率同步、相位同步以及信号调制与解调等领域。它通过反馈机制使输出信号的相位与输入参考信号的相位保持锁定，从而实现频率的精确控制。以下是对锁相环的详细描述，包括其基本原理、组成、类型及应用。
锁相环（PLL）的原理
weixin_53126442的博客
04-28 2890
压控振荡器能够根据环路滤波器输出电压的控制，将振荡器的频率向输入信号的频率靠拢，直到两者的频率相同，使得VCO的输出信号和输入信号的相位保持一定，从而达到相位锁定。在实际电路中，压控元件一般由变容二极管构成，环路滤波器输出的电压加到压控振荡器回路上的变容二极管上，使得变容二极管的结电容发生改变，从而使振荡器的频率发生改变。锁相环在工作过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压相位被锁定，此即为锁相环名称的由来。
vivado代码编写——倍频（使用IP核）
u011565038的博客
02-18 4802
FPGA的倍频用代码来实现比较复杂，简单的方法就是使用PLL核。 PLL全称是Phase Locked Loop，即锁相环，是一种反馈控制电路。PLL对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比等功能。 打开工程FreDivDou， 点击PROJECT MANAGER中的IP Catalog， 在IP Catalog的Search中输入clock，双击下面出现的FPGA Feathers and Design——Clocking——Clocking
PLL(Phase Locked Loop)锁相环
03-21 1225
锁相环的基本组成 　　锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住
锁相环PLL
qq_36625363的博客
06-21 553
锁相环PLL 作用：将片外晶振产生的时钟进行分频或倍频，产生更高或更低频的时钟信号供逻辑使用； 也可以对同一PLL产生的时钟的相位进行控制，以保证两个时钟域的工作有着相同的时间差。（比如SDRAM的读写，需要控制 SDRAM_controler和SDRAM的时钟信号相差180°） ...
基于matlab的PLL锁相环
02-22
基于matlab的锁相环程序及仿真，通过锁相环的仿真能更好的帮助人们理解锁相环的原理，从而进一步的对锁相环的优化产生兴趣
锁相环（PLL）系统，鉴相器（PD），压控荡器（VCO）和低通滤波器（LPF
08-13
锁相环技术原理 锁相环（PLL）系统，鉴相器（PD），压控荡器（VCO）和低通滤波器（LPF）
锁相环（PLL）详解
11-22
锁相环（PLL）详解锁相环（PLL）详解锁相环（PLL）详解
为什么要有锁相环?锁相环的作用是什么
07-18
锁相环路是一种反馈控制电路，简称锁相环（PLL）。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。 锁相环特点是：用外......
PLL锁相环简介
风吹梧桐的果子
05-26 2770
PLL锁相环 锁相环能够实现什么功能？锁相环能够实现分频，倍频，相位调制，占空比调整 锁相环分为模拟锁相环跟数字锁相环，这里我们介绍模拟锁相环 优点：具有输出稳定度高、相位连续可调、延时连续可调 缺点：温度过高或者电磁辐射过强的时候会失锁 锁相环是一个负反馈 PLL锁相环主要组成部分 接下来我们介绍锁相环中几个关键元件： FD/PD：鉴频鉴相器，我们的参考时钟输入时钟与反馈时钟都是输入到鉴频鉴相器中，鉴频鉴相器对比这两个时钟的相位与频率差异，如果相等，那么鉴频鉴相器输出0，如果参考时钟频率大于反馈时钟频率，
FOC之PLL锁相环
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ShawnChan的博客
09-13 1万+
锁相环PLL： 为了对基准信号与反馈信号进行频率比较，二者的相位必须相同且锁住，任何时间都不能改变，这样才能方便的比较频率，所以叫锁相（Phase Locked） 为了快速稳定输出系统，整个系统加入反馈成为闭环，所以叫环（Loop） FOC中的锁相环： eα、eβ为反向电动势，ωr为转子角速度，θr 为转子位置角。 FOC中锁相环的作用： ...
锁相环(PLL: Phase-locked loop)
weixin_48956120的博客
05-15 3719
锁相环PLL、鉴频鉴相器FPD、压控振荡器VCO，PLL锁相环原理、实例
PLL锁相环知识
luwb520的博客
11-11 8096
来自一个IC研发者介绍的锁相环(PLL）的介绍
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