学习日记——PLL锁相环

1、PLL概念

• 中文名称锁相环或锁相回路。

2、作用

• 数字电路中产生精准的时钟信号，用于振荡器的反馈技术。锁相环可以通过

3、工作原理

• 如下图所示锁相环就是通过鉴相器检测电压控制振荡器的相位和基准晶振的相位的误差值，将检测出的相位差信号转换成电压信号输出，然后再将低通滤波器滤波的电压做压控振荡器的控制电压并对振荡器输出信号的频率进行控制。其实就是通过反馈电路将电压控制振荡器的相位和基准信号的相位保持一致。
  

4、倍频原理

PLL：就是用一个压控振荡器 (VCO - VOLTAGE CONTROLLED OSCILLATOR) 产生一个振荡频率, 经过 N 倍分频 (N - 包括 1 的正整数) 后在鉴相器上与被锁的已知频率比较, 比较结果波形通过低通滤波产生一个电压, 然后用这个电压控制 VCO 去改变振荡频率, 直到分频的振荡频率与已知频率相等并锁相. VCO-分频器-鉴相器-低通滤波器-VCO 形成环路 . 当分频数 N>1 时, 振荡频率为已知频率的 N 倍, 成为 N 倍频电路.
补充概念：VCO：其中VCO也是非常重要的。VCO即压控振荡器，用以产生调频信号。在上述的锁相电路中，输入控制电压是误差信号电压，压控振荡器是环路中的一个受控部件.

5、例子

例如我现在的基准频率是10MHZ，需要一个100MHZ的频率，用VCO产生一个100MHZ的频率后十分频，通过鉴相器与基准频率比较，比较之后将结果转换成电压信号输出，重新控制VCO。若VCO实际输出的频率为110MHZ时，10分频后变成了11M.鉴相器降低电压，使VCO的频率降下来，若实际输出的频率为90M，鉴相器就会输出一个较高的电压让VCO的频率升上去。此过程是一个负反馈的过程。以此类推VOC输出信号很快就为我们想要的基准信号频率了。
***注意：由于数字电路中的分频器一般是由2分频 3分频级联得到的所以一般锁相环输出的时钟 是晶振的整数倍。***（有待理解）

六、问题缘由

• 很多的FPGA的PLL功能块的供电会特殊要求，也可以认为是辅助电压。由于PLL本身是模拟电路，而FPGA其他部分的电路是基本是数字电路，因此PLL的输入电源电压也是很有讲究的，想要专门的电容电路做滤波处理，而它的电压值一般和I/O电压值不同。
• 在学习到FPGA的电源电路的时候有这么一句话提到FPGA中PLL的供电有要求，由于不理解PLL导致理解不了这句话，所以来学习PLL的概念原理。

参考链接

https://blog.csdn.net/u011124985/article/details/84023536?utm_medium=distribute.pc_relevant.none-task-blog-baidulandingword-3&spm=1001.2101.3001.4242
https://www.cnblogs.com/I-L-o-v-e-z-h-o-u/p/4371093.html
https://blog.csdn.net/mirkerson/article/details/8301757?utm_medium=distribute.pc_relevant_t0.none-task-blog-BlogCommendFromMachineLearnPai2-1.pc_relevant_is_cache&depth_1-utm_source=distribute.pc_relevant_t0.none-task-blog-BlogCommendFromMachineLearnPai2-1.pc_relevant_is_cache
https://blog.csdn.net/leoufung/article/details/50268031