Verilog HDL语言中关于赋值的一些概念

Verilog HDL语言中关于赋值的一些概念

赋值有四种方法：门基元，持续（连续）赋值，过程阻塞赋值（“=”）和非阻塞赋值（“<=“）。这四种方法分成两大类：门级时序模型和过程时序模型。

门级时序模型：

门基元：and(a,b,c);

又可写成：assign a = b&c；

这两个语句是等价的，两者都是执行b和c的按位与运算，并将结果赋给a。无论什么时候，只要任何一个输入（b或c）发生变化，都要重新计算输出a的值。此外，a是个线网。

过程时序模型：

过程时序模型使用initial和always块中的过程语句来产生新值。注意initial和always块中的语句是顺序执行的。

         always块：

         always@(posedge clock)

                   Q <= D;

         两个输