Verilog阻塞赋值和非阻塞赋值个人理解

代码为：

module block(a, b, l1, l2, l3, l4, clk);
input a, b;
input clk;
output reg l1, l2, l3, l4;
always@(posedge clk)
begin 
l1 = a;
l2 = l1;
end


always@(posedge clk)
begin
l3 <= a;
l4 <= l3;
end

endmodule

L1和L2采用阻塞赋值，L3,L4采用非阻塞赋值

波形中可以看出，阻塞赋值是L1、L2同时变，也就是说必须要把赋值完成了在下一步。

L3、L4与时许电路分析一样，上升沿来到时的前一刻，是啥下一刻就是啥

L4落后与L3一个CLK