HDLBits答案11-Latches and Flip-Flops

1. Dflip-flop

module top_module(
	input clk,
	input d,
	output reg q);
	always@(posedge clk)begin
		q <= d;
	end
endmodule

2. Dflip-flops

创建 8 个 D 触发器。所有 DFF 都应由clk 的上升沿触发。

module top_module (
    input clk,
    input [7:0] d,
    output [7:0] q
);
    always@(posedge clk)begin
       q <= d; 
    end
endmodule

3. DFF with reset

创建具有高电平有效同步复位的 8 个 D 触发器。所有 DFF 都应由clk 的上升沿触发。

module top_module (
    input clk,
    input reset,            // Synchronous reset
    input [7:0] d,
    output [7:0] q
);
    always@(posedge clk)begin
        if(reset)
            q <= 8'b0;
        else
            q <= d;
    end

endmodule

4. DFF with reset value

创建具有高电平有效同步复位的 8 个 D 触发器。触发器必须重置为 0x34 而不是零。所有的DFF应由被触发负的边缘CLK

module top_module (
    input clk,
    input reset,
    input [7:0] d,
    output [7:0] q
);
    always@(negedge clk) begin
        if(reset)
            q <= 8'h34;
        else 
            q <= d;
    end
endmodule

5. DFF with asynchronous

创建具有高电平有效异步复位的 8 个 D 触发器。所有 DFF 都应由clk 的上升沿触发。

module top_module (
    input clk,
    input areset,   // active high asynchronous reset
    input [7:0] d,
    output [7:0] q
);
    always@(posedge clk or posedge areset)begin
        if(areset)
            q <= 8'b0;
        else 
            q <= d;
    end

endmodule

6. DFF with byte enable

创建 16 个 D 触发器。有时只修改一组触发器的一部分很有用。字节使能输入控制是否应在该周期写入 16 个寄存器的每个字节。byteena[1]控制高字节d[15:8]，而byteena[0]控制低字节d[7:0]。
resetn是一个同步的、低电平有效的复位。
所有 DFF 都应由clk 的上升沿触发。

module top_module(
	input clk,
	input resetn,
	input [1:0] byteena,
	input [15:0] d,
	inpt [15:0] q);
	always@(posedge clk)begin
		if(~resetn)begin
			q <= 16'd0;
		end
		else if(byteena[0] || byteena[1]) begin
			if(byteena[1])
				q[15:8] <= d[15:8];
			else
				q[15:8] <= q[15:8];
			if(byteena[0])
				q[7:0] <= d[7:0];
			else
				q[7:0] <= q[7:0];
		end
	end
endmodule

7. D Latch

module top_module(
	input d,
	input ena,
	output q);
	always@(*)begin
		if(ena)begin
			q = d;
		end
	end
endmodule

8. DFF

module top_module(
	input clk,
	input d,
	input ar,
	output q);
	always@(posedge clk or posedge ar)begin
		if(ar) begin
			q <= 1'd0;
		end
		else begin
			q <= d;
		end 
	end
endmodule

9. DFF

module top_module(
	input clk,
	input d,
	input r,
	input q);
	always@(posedge clk)begin
		if(r)begin
			q <= 1'b0;
		end
		else begin
			q <= d;
		end
	end
endmodule

10. DFF+gate

module top_module(
	input clk,
	input in,
	output out);
	always@(posedge clk)begin
		out <= in ^ out;
	end
endmodule

11. Mux and DFF

假设要为这个电路实现分层的Verilog代码，使用一个子模块的三个实例，该子模块中有一个触发器和多路选择器。为这个子模块编写一个名为top_module的Verilog模块(包含一个触发器和多路选择器)

module top_module(
	input clk,
	input L,
	input r_in,
	input q_in,
	output reg Q);
	always@(posedge clk)begin
		Q <= L?r_in:q_in;
	end
endmodule

12. Mux and DFF

为该电路的一个阶段编写一个Verilog模块顶层模块，包括触发器和多路选择器

module top_module (
    input clk,
    input w, R, E, L,
    output Q
);
	wire temp1,temp2;
	assign temp1 = E ? w:Q;
	assign temp2 = L ? R:temp1;
	always@(posedge clk)begin
		Q <= temp2;
	end
endmodule

13.DFFs and gates

module top_module (
    input clk,
    input x,
    output z
); 
	reg q1,q2,q3;
	always@(posedge clk)begin
	q1 <= x ^ q1;
	q2 <= x &~ q2;
	q3 <= x |~ q3;
	end
	assign z = ~(q1|q2|q3);
endmodule

14.Create circuit from truth table

K触发器有下面的真值表。只使用D触发器和逻辑门实现JK触发器。注:Qold是时钟上升沿前的D触发器的输出。

module top_module (
    input clk,
    input j,
    input k,
    output Q); 
	always@(posedge clk)begin
		case({j,k})
		2'b00: Q <= Q;
		2'b01: Q <= 0;
		2'b10: Q <= 1;
		2'b11: Q <= ~Q;
		endcase
	end
	
endmodule

15. Detect an edges

脉冲边沿的特性：两侧电平发生了变化
若检测的是下降沿，那就是高电平变低电平。

若检测的是上升沿，那就是低电平变高电平。

若检测脉冲边沿，只需将前后进来的信号做异或运算，即两个电平不相同则是发生边沿。

module top_module (
    input clk,
    input [7:0] in,
    output [7:0] pedge
);
	reg [7:0] temp;
    always @(posedge clk) begin
       temp <= in;//temp始终比in晚一个周期
        pedge <= ~temp & in;
    end
endmodule

16. Detect both edges

module top_module (
    input clk,
    input [7:0] in,
    output [7:0] anyedge
);
    reg [7:0] in_temp;
    always @(posedge clk)begin
       in_temp <= in;
        anyedge <= in ^ in_temp;
    end
        

endmodule

17.Edge capture register

对于32位向量中的每一位，当输入信号从一个时钟周期的1变化到下一个时钟周期的0时捕获(捕捉下降沿)，“捕获”意味着输出将保持1直到被reset(同步重置)。

每个输出位的行为就像一个SR触发器:输出位应该在发生1到0转换后的周期被设置(为1)。当复位为高时，输出位应该在正时钟边缘复位(为0)。如果上述两个事件同时发生，则reset具有优先级。

在下面示例波形的最后4个周期中，“reset”事件比“set”事件早一个周期发生，因此这里不存在冲突。

module top_module (
    input clk,
    input reset,
    input [31:0] in,
    output [31:0] out
);
    reg [31:0] temp;
    wire [31:0] capture;
    always@(posedge clk)begin
       temp <= in; 
    end
    assign capture = ~in & temp;
    always @(posedge clk)begin
        if(reset)
            out <= 32'b0;
        else
            begin
                for (int i=0; i<32; i=i+1)
                        begin
                            if(capture[i] == 1'b1)
                                out[i] <= 1'b1;
                        end
            end
    end
endmodule

18.Dual-edge triggered flip-flop

时钟双沿触发器(不可使用下面形式的代码，不可综合)

~~always @(posedge clk or negedge clk)~~ 

module top_module (
    input clk,
    input d,
    output q
);
	reg q1,q2;
	always@(posedge clk)begin
		q1 <= d;
	end
	always@(negedge clk)begin
		q2 <= d;
	end
	assign q = clk?q1:q2;
endmodule