ieee 802.3学习笔记-PCS

PCS：Physical Coding Sublayer物理编码自层，功能是完成MAC和PMA数据的收发和编解码，错误检测，载波检测等。
PCS子层位于协调子层（通过GMII）和物理介质接入层（PMA）子层之间。PCS子层完成将经过完善定义的以太网MAC功能映射到现存的编码和物理层信号系统的功能上去。PCS子层和上层RS/MAC的接口由XGMII提供，与下层PMA接口使用PMA服务接口。
Xilinx的RocketIO（高速串行收发器）中包括PMA（物理媒介适配层）和PCS（物理编码子层）两个子层，其中PMA子层主要用于串行化和解串，PCS主要包括线路编码和CRC校验编码。如图《PCS内部结构》所示：

PCS内部结构
PCS子层负责8b/10b编码解码和CRC校验，并集成了负责channel绑定和时钟修正的弹性缓冲。8b/10b编码可以避免数据流中出现连0连1的情况，便于时钟的恢复。channel绑定通过在发送数据流中加入P字符来将几个RocketIO通道绑定成一个一致的并行通道，从而来提高数据的吞吐率。最多支持24个通道的绑定。弹性缓冲可以解决恢复时钟与本地时钟的不一致问题，并进行数据率的匹配，从而使得channel绑定成为可能。对Rocket IO模块的配置，可以通过下面两种方式进行：静态特性可以通过HDL代码设置；动态特性可以通过RocketIO的原语端口进行配置。

说到PCS子层，这个话题涉及到以太网的帧格式。除了数据帧本身，每个数据帧之前有8个字节的前导码，两个数据帧之间还有最少96 比特时间的的帧间隔。
这样看起来似乎很清楚，链路空闲96 比特时间之后，一旦出现8个字节的前导码，后面就是数据帧，数据帧后面链路又变为空闲状态。但是，从百兆以太网开始，大多数类型的以太网的帧间隔期间链路并不是真正的空闲，而是需要一直传送IDLE信号。这样，链路上始终都有连续的信号（这里暂不考虑EEE功能）。这种情况下，要想分辨数据帧的起始和结束位置，就不太容易了。这就是通信领域的“成帧”问题。尽管早期有一些成帧方案，以太网还是采用了不同的方式。
100BASE-X百兆以太网的PCS子层，引入了4B/5B编码机制。按照4B/5B的编码规则，接收端可以很容易地解析数据帧。简单来讲，4B/5B编码把每4个比特转换成5个比特。5个比特位有32种组合，其中16种组合用来表示4比特对应的0到15这16个数值，剩余的16种组合就可以用作控制码。这样，数据码和控制码就可以区分开了。http://cafe007.blog.51cto.com/
下面看一下百兆以太网编码前后的对比，就很容易理解PCS子层所做的工作。通常所理解的数据帧格式如下：

经过4B/5B编码之后，变成了下面的码流：

上图中，出现了/I/，/J/，/K/，/T/，/R/这些符号。这些符号对应着4B/5B编码中的控制码，其中/J/和/K/码位于前导码的第一个字节的位置，而/T/和/R/码则占据了帧间隔的8比特时间。百兆以太网共有7种控制码，汇总如下：

不同类型的以太网使用的PCS子层不尽相同，采用的编码机制也不同，例如：1000BASE-X以太网使用了8B/10B编码，10GBASE-R以太网使用了64B/66B编码。这些编码机制的具体实现方式，笔者无法在此一一分析，但是PCS编码的思想应该是类似的。