Implement the following circuit: 前言 三个输入,包括一个时钟clk,一个高电平有效的同步置位信号r,一个信号输入d;一个输出信号q。 代码 module top_module ( input clk, input d, input r, output q); always@(posedge clk)begin if(r) q<=1'b0; else q<=d; end endmodule 总结 同步置位敏感列表只用写时钟触发信号。