A7 DDR IP :11-12

fpga engineer

已于 2023-01-22 18:25:49 修改

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分类专栏： FPGA 文章标签： fpga开发

于 2022-12-31 16:06:03 首次发布

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ug586 november 18,2015
1.创建和生成ddr3 ip（11讲）
2.先跑example，跑到calib_done信号拉高即可；
再创建一个ddr3_drive.v文件，例化DDR3 IP ，
再创建一个testbench文件tb_ddr3_drive.v（对ddr3_drive进行例化），
仿照example工程，创建时钟和复位信号，以及相关的参数，跑起仿真，跑到calib_done信号拉高即可(12讲)；