verilog 06 语法 语句

verilog 分为以下几类语句

声明语句
	wire a;
表达式语句
	a = 0;  // a = 0 是一个赋值表达式
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连续赋值语句
	连续赋值语句是 Verilog 数据流建模的基本语句，用于对 wire 型变量进行赋值。
	assign
过程赋值语句
	initial 或 always 语句块里的赋值，赋值对象是寄存器、整数、实数等类型。
	
	非过程连续赋值语句
	
	过程连续赋值语句
		assign-deassign 和 force-release
		过程连续赋值是过程赋值的一种。
		这种赋值语句能够替换其他所有 wire 或 reg 的赋值，改写了 wire 或 reg 型变量的当前值。
		与过程赋值不同的是，过程连续赋值的表达式能被连续的驱动到 wire 或 reg 型变量中，
		即过程连续赋值发生作用时，右端表达式中任意操作数的变化都会引起过程连续赋值语句的重新执行。
	
		过程连续性赋值主要有 2 种，assign-deassign 和 force-release。
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过程结构语句
	过程结构语句有 2 种，initial 与 always 语句。它们是行为级建模的 2 种基本语句。
	initial
	always
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连续时延语句
	连续赋值延时语句中的延时，用于控制任意操作数发生变化到语句左端赋予新值之间的时间延时。
	时延控制
		assign #10    Z = A & B ;
	事件控制。
		边沿触发事件控制
		电平敏感事件控制
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语句块语句
	Verilog 语句块提供了将两条或更多条语句组成语法结构上相当于一条一句的机制。
	主要包括两种类型：顺序块和并行块。
	顺序块
		begin 和 end
	并行块
		fork 和 join
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条件语句

多路分支语句

循环语句
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实例化语句 ??? 
	module 实例化
	逻辑门 实例化