hdlbits.01xz.net /Circuits/Sequential Logic/Finite State Machines/Q2a: FSM

最新推荐文章于 2024-09-13 16:59:02 发布

Tezt777

最新推荐文章于 2024-09-13 16:59:02 发布

阅读量64

点赞数

分类专栏： FPGA 文章标签： fpga开发 Powered by 金山文档

本文链接：https://blog.csdn.net/u011493332/article/details/128902799

版权

FPGA 专栏收录该内容

53 篇文章 0 订阅

订阅专栏

该Verilog代码实现了一个基于同步复位的状态机，具有六个状态A到F。状态机在每个时钟边沿根据输入w进行状态转换，并根据当前状态输出z。当状态为E或F时，输出z为高电平，否则为低电平。

摘要由CSDN通过智能技术生成

module top_module (
    input clk,
    input reset,     // synchronous reset
    input w,
    output z);
    
    parameter A = 6'd1;
    parameter B = 6'd2;
    parameter C = 6'd3;
    parameter D = 6'd4;
    parameter E = 6'd5;
    parameter F = 6'd6;
    
    reg [5:0] state, next;
    
    //ff
    always@(posedge clk) begin
        if(reset)
            state = A;
        else
            state = next;
    end
    
    //trans
    always @(*) begin
        if(reset)
            next = A;
        else begin
            next = A;
            case(state)
                A:
                    next = w? B: A;
                B:
                    next = w? C: D;
                C:
                    next = w? E: D;
                D:
                    next = w? F: A;
                E:
                    next = w? E: D;
                F:
                    next = w? C: D;
                default
                    next = A;
            endcase
        end
    end
    //out
    assign z = ((state==E)||(state==F))?1'b1:1'b0;

endmodule