IC设计，利用ncverilog工具导出项目的时钟复位结构图方法

IC设计，项目时钟/复位结构图，是很重要的。
比如顶层设计、综合、时序分析等关键流程，都有大意义。

之前项目中，通过对设计的阅读，用visio画出。
感觉画出来要几天，而且不一定准确，信号名称，层次结构要保证一致性。

现在提出一种想法，利用ncverilog仿真工具中的schematic追踪debug分析(这一步骤，可以用菜单trace->automatically trace drivers一步搞定)，可以实现整个系统完整的提取。但是，模块无关引脚太多，导致无法清晰地提取出系统时钟/复位结构图。
最关键的一步，在schematic视图菜单里，有hide pin选项（也可以单独右键操作）。选中后，整个追踪debug的路径，只保留连线的module、port、wire信息。
最后，export成schematic.ps文件即可。
这样的话，提取各个大模块的时钟复位结构图，只需要一天就可以高质量无差错的完成。

编后语：
项目中遇到的问题，通过吸收、更多知识获取，可以改变策略，完成得更好。

补充：
1. 利用simvision里的cellmap（lib可以转cellmap），那些单元库的单元在schematic视图里，就可以显示标准的symbol符号了。
2. 另外，如果代码写成not/buf/nand/or等形式，在schematic视图里，也是显示标准的symbol符号。