Xilinx AXI Interconnect相关知识汇总-AXI协议理解（三）

xilinx的IP核很多都用到了AXI总线进行数据和指令传输。如果有多个设备需要使用AXI协议对AXI接口的BRAM进行读写，总线之间该如何进行仲裁，通信？
Vivado有一个叫做AXI Interconnect(RTL)的IP核，这个IP核可以实现上述功能。

1.1 AXI Interconnect IP配置注意事项

界面不同也不复杂，记录自己觉得需要注意的地方。

使能S/M_AXI端口的Register Slice和Data FIFO功能，Slice对时序收敛有一定作用，但是数据输出会延迟一个周期；Data FIFO，顾名思义，可以实现数据缓存和packet mode。

对于AXI Interconnect的Slave端是AXI Interconnect的输入端，MASTER端是输出端。

外部MASTER握手信号想等s00_axil_awready 信号拉高之后，这边的s00_axil_awvalid再拉高。需要Master这侧的valid先拉高，否则外部slave的ready信号不一定会拉高；所以s00_axil_awvalid, s01_axil_arvalid设置为1 。

avalid与aready关系见参考【2】

S与M端既然给每一组AXI分配了独自的CLK与RESET，因此可以尝试接不同的时钟频率进行设计。

1.2 AXI Interconnect 的好处

1. 真正实现了总线通信，N Master模块与M Slave模块的通信，减少了相互间通信的复杂度
2. 内部实现时钟域转换，不需要外部的过度干预
3. 内部可实现FIFO等，免去了很多场景下需要FIFO，Register，位宽转换，协议转换的需求

1.3 可以选择的 Crossbar 互联结构

1.3.1 crossbar mode(Performance Optimized)

共享地址通道，独立的多数据通道架构 (SAMD：Shared-Address, Multiple-Data)；
并行 crossbar 读和写通道，当发生多读写的时候，可以完全并行，互不干扰；
可以根据配置连接的映射来减少 crossbar 数据路径进而减少资源的使用；
共享的写地址仲裁器，加上一个共享的读地址仲裁器，通常仲裁器并不会影响吞吐；
只有 AXI Crossbar 被配置为 AXI-4 或者 AXI-3 的时候，Crossbar mode 才有效；

1.3.2 shares Access mode(Area optimized)

共享的写入数据、共享读取数据和单独的共享地址路径；
一次传输仅支持一个事务；
使用资源最小；

两者的关键都在于如何平衡资源与面积。

参考文档

【1】（AXI使用学习）AXI Interconnect简明使用方法记录
【2】AXI Interconnect awready/arready not going high on one SI
【3】AXI互联矩阵
【4】Xilinx AXI Interconnect