Verilog 上升沿与下降沿检测

最新推荐文章于 2024-08-11 15:05:35 发布

w18478272407

最新推荐文章于 2024-08-11 15:05:35 发布

阅读量634

点赞数 8

文章标签： fpga开发

本文链接：https://blog.csdn.net/w18478272407/article/details/135046153

版权

FPGA中常用的上升沿检测和下降沿检测代码，使用的verilog hdl语言

//上升沿检测
module pose_chk(clk, in, out);
input clk, in;
output out;

reg curr, last;

always@(posedge clk)
begin
    curr <= in;
    last <= curr;
end

assign out = curr & (~last);

endmodule

//下降沿检测
module nege_chk(clk, in, out);
input clk, in;
output out;

reg curr, last;

always@(posedge clk)
begin
    curr <= in;
    last <= curr;
end

assign out = ~curr & (last);

endmodule

通过调用MATLAB的FDATOOL工具实现hilbert滤波器，并生成Verilog文件