ZYNQ PS-PL数据交互方式总结

最新推荐文章于 2024-06-17 12:52:41 发布
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分类专栏： ZYNQ:FPGA_AXI_ARM
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本文链接：https://blog.csdn.net/wangjie36/article/details/107025003
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本文总结了ZYNQ处理器系统（PS）与可编程逻辑（PL）之间的数据交互方式，包括中断、IO（MIO与EMIO）、BRAM/FIFO/EMIF、AXI DMA、DDR3、AXI_HP与AXI_GP总线以及内部回环串口等，并提供了相关例程和接口转换方法。
摘要由CSDN通过智能技术生成

一，中断：

二，IO方式：MIO EMIO GPIO

MIO分配在bank0和bank1直接与PS部分相连，EMIO分配在bank2和接和PL部分相连。除了bank1是22-bit之外，其他的bank都是32-bit。所以MIO有53个引脚可供我们使用，而EMIO有64个引脚可供我们使用。
使用EMIO的好处就，当MIO不够用时，PS可以通过驱动EMIO控制PL部分的引脚，接下来就来详细介绍下EMIO的使用。
EMIO的使用和MIO的使用其实是非常相似的。区别在于，EMIO的使用相当于，是一个PS + PL的结合使用的例子。所以，EMIO需要分配引脚，以及编译综合生成bit文件。
1 MIO与EMIO概念
MIO：多功能IO接口，属于Zynq的PS部分，在芯片外部有54个引脚。这些引脚可以用在GPIO、SPI、UART、TIMER、Ethernet、USB等功能上，每个引脚都同时具有多种功能，故叫多功能。
EMIO：扩展

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寒听雪落
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Xilinx zynq PS 透过bram和dma和PL进行数据交互
12-15
PL透过bram 向PL传递 0-9的数据,PL进行数据处理后( 在此为了简化,就将所取得的数据 + 100 返回) 透过dma 传回PS https://blog.csdn.net/howard789/article/details/111194482
ZYNQ学习笔记（四）：PL与PS数据交互——基于BRAM IP 核的（PS端读写＋PL端读）控制实验
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在Zynq平台上使用AXI EMC IP核控制外部FLASH存储器的详细指南
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Zynq平台是Xilinx推出的一种高度集成的片上系统（SoC），将ARM处理器和FPGA逻辑集成在一块芯片上。它结合了处理系统（PS）和可编程逻辑（PL）的优势，广泛应用于各种嵌入式系统。AXI（Advanced eXtensible Interface）是AMBA（Advanced Microcontroller Bus Architecture）规范的一部分，是一种高性能、低延迟的总线协议。
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这篇文章的侧重点是讲思路的，讲为什么需要某一个步骤或者某一个东西，以及它和其他步骤的联系是什么
ZYNQ PS-PL数据交互方式总结（好文）
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目录 一，中断： 二，IO方式：MIO EMIO GPIO 三，BRAM或FIFO或EMIF 1，通过BRAM实现PL/PS之间交互 2，通过AXI-Stream FIFO完成PS和PL部分的数据交互 3，通过 EMIF 进行 PS 与 PL 间数据交互 四，AXI DMA：PS通过AXI-lite向AXI DMA发送指令，AXI DMA通过HP通路和DDR交换数据，PL通过AXI-S读写DMA的数据。 五，DDR3：通过对AXI HP接口的操作来实现。 六，内部回环串口 七，其它.
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zynq中PL与PS间的交互方式
wsh1666的博客
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1.4在Design Source中选择.bd文件，先选择Generate Output Products（生成.bd文件对应的网表文件），再选择Create HDL Wrapper（给.bd文件加一个verilog顶层）。2.3在Design Source中选择.bd文件，先选择Generate Output Products（生成.bd文件对应的网表文件），再选择Create HDL Wrapper（给.bd文件加一个verilog顶层）。，配置需要的宽度，配置对应bank的电压。
关于zynq的PL-PS数据交换1
08-08
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PS-PL通过bram方式共享数据
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综上所述，PS-PL通过BRAM方式共享数据是一种常见的高速数据交互手段，涉及到FPGA设计、AXI接口、BRAM控制器配置以及PS端的软件驱动开发等多个环节。理解并熟练掌握这一方法，对于开发高效、实时的SoC系统至关重要。
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3，完成 ZYNQ7 Processing System 的配置更改后，回到 Diagram 界面中，可以看到新出现了名为 M_AXI_GP0_ACLK、M_AXI_GP0 和 FCLK_CLK0 的接口，下面我们要对这些接口进行连接或引出。此处的偏移量，AXI的相邻寄存器偏移量相差4个字节，默认slv_reg0的偏移量是0，可以推导出slv_reg1，slv_reg2的偏移量分别为4和8，这里只用到了slv_reg0，所以偏移量为0。当然了，窗口数量的增加，势必会使得单个窗口的采样深度变小。
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由 allan 于 星期二, 07/08/2014 - 13:21 发表 PS与PL通信概述 传统的SoPC设计无外乎两种方式：（1）在FPGA上设计一个软核，比如Altera的NIOSII，Xilinx的MicroBlaze等（2）将一个独立的FPGA和处理器芯片（比如ARM等）联合使用。第一种方式的局限在于软核的性能远远不及硬核，而且会占用大量的FPGA资源；第二种方式的局
ZYNQ-基于BRAM的PS和PL数据交互
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zynq ps pl ddr交互
09-01
Zynq是赛灵思公司推出的一款集成了处理器系统（PS）和可编程逻辑（PL）的SoC（系统级芯片），DDR则是指双倍数据率（Double Data Rate）动态随机存储器。 在Zynq中，PS和PL之间的交互主要是通过PS的内部总线进行的。PS可以访问PL中的逻辑资源，如FPGA逻辑和IP核。同时，PL也可以访问PS中的资源，如处理器和DDR存储器。 在进行DDR交互时，PS负责处理DDR控制器的配置和管理。首先，PS需要通过配置寄存器设置DDR的时序参数，例如时钟频率和延迟等。然后，PS可以通过读写这些寄存器来控制DDR的读取和写入操作。 在读取数据时，PS可以发出读命令，并指定要读取的地址和数据长度。DDR控制器将根据PS的命令，从DDR存储器中读取数据，并将其传输到PL或PS中。在写入数据时，PS可以发出写命令，并将要写入的数据传输给DDR控制器，然后控制器将数据写入DDR存储器中的指定地址。通过这种方式，可以实现PS和PL之间的高效数据交互。 总的来说，Zynq PS和PL之间的DDR交互是通过PS的内部总线和DDR控制器实现的。PS负责控制DDR存储器的配置和管理，而PL可以通过PS进行数据的读取和写入。通过这种交互，可以实现PS和PL之间的高速数据通信，满足应用对存储器带宽和处理性能的需求。
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