一,vivado到vitis流程
ZYNQ MPSoC芯片的特点是,需要fsbl来引导uboot。fsbl全称为First Stage Boot Loader,是用户可以接触到的最早的启动部分。我们使用 vitis 跑裸机代码的时候,fsbl 也发挥作用了,在程序运行前会打印 fsbl 的信息,引导裸机和引导系统都需要 fsbl 文件。
vitis会生成pmufw.elf和system_wrapper.bit这两个文件。pmufw.elf顾名思义就是pmu的管理程序,它负责了板级的电源管理。system_wrapper.bit文件则是PL端的配置文件,通过这个文件我们可以在linux启动时将vivado工程给一并配置至pl端,这样我们就能通过linux与PL端交互了。bit文件不仅会配置pl端,ps端也需要通过bit文件设置,要想让linux系统启动时配置好FPGA 端的逻辑,首先我们得先导出在vivado里设计好的硬件,然后用vitis把它汇编成机器可以识别的bit 文件,最后使用 linux下的工具包将其打包进BOOT.bin文件,也就是uboot。
二,vitis配置流程
1,从vivado2021导入PL端硬件到vitis。生成的硬件文件,以.xsa结尾
2,从桌面打开xilinx vitis 2021中填入路径
3,添加好后,开始新建工程,依次展开file – new – platform project: