FPGA项目——基于AXI4总线的RAM读写

基于xilinx IP 核 Block Memory Gnerator V 8.3

AXI总线读写协议简介

在vivado上仿真实现

IP核配置

一共两种选择，我们选择AXI4

testbench

代码如下：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2018/12/17 15:06:05
// Design Name: 
// Module Name: sim
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//