parameter 顶层模块和子模块之间的parameter 不一致

最新推荐文章于 2023-08-10 12:12:17 发布
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分类专栏： FPGA
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本文链接：https://blog.csdn.net/weiweiliulu/article/details/94394397
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当顶层模块和子模块的parameter定义不同时，设计中可能会出现混淆。通常情况下，会以顶层模块的parameter为准。这个问题在论坛中有讨论，具体如何应用需要结合实际场景和设计规则来确定。
摘要由CSDN通过智能技术生成

http://bbs.eetop.cn/thread-606373-1-1.html

如果顶层模块和子模块之间的parameter不一致，以那个为准？类似于这样：

 

 


 

 


   比如在top文件中，调用一个子模块，使用parameter进行参数传递，如下：
Infrastructure-3 instantiation
       infrastructure #
       (
          .C_INCLK_PERIOD                 (1),
          .C_RST_ACT_LOW                  (2),
          .C_INPUT_CLK_TYPE               (3),
          .C_CLKOUT0_DIVIDE               (4),
          .C_CLKOUT1_DIVIDE               (5),
          .C_CLKOUT2_DIVIDE               (6),
   
       )

子模块中的开头是这么写的：
module infrastructure #
   (
    pa
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Verilog中parameter和localparam的区别及用法
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12-21 3615
parameter声明全局常量，可用在整个工程中 localparam仅在当前module中有效 parameter用法： 1.用在顶层模块中，作为实例化底层模块的接口 2.在底层模块中可以将parameter参数置于module声明之前，语法如下 module test #( parameter TESTPARAM1 = 0, parameter TESTPARAM2 = 1 ) ( ...
转载-浅谈Verilog hdl中parameter的用法
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解决parameter的用法问题！
宏定义(`define)，常数(localparam)，参数(parameter)三者的区别
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IC学习笔记14——Parameter的使用
qq_32100199的博客
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parameter定义常量，可以在模块内部或外部；常用于定义位宽或时间延迟
verilog的parameters详讲
黑猫奥利奥的博客
04-01 1242
首先区分一个概念： （1）有两种类型的parameters： 1）module parameters 2）specify parameters，只能提供定时和延时的值，不可综合。 （2）其中module parameters有parameter和localparam两种 编译时parameter的参数（这个指的就是（2）中的对parameter传参）传递又分为两种 1）...
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03-29
Verilog中parameter用于定义一个常量值，可以在模块内和模块外使用。它的语法如下： parameter [size] name = value; 其中，size是可选的，表示参数的位宽；name是参数的名称；value是参数的值。 在模块内部，可以使用parameter来定义局部变量，例如： module my_module; parameter WIDTH = 8; reg [WIDTH-1:0] my_reg; // ... endmodule 在模块外部，可以使用` `define或者` `include指令来定义参数，例如： `define WIDTH 8 module my_module; reg [`WIDTH-1:0] my_reg; // ... endmodule 或者使用` `include指令： `include "my_parameters.vh" module my_module; reg [`WIDTH-1:0] my_reg; // ... endmodule 在模块外部也可以使用`defparam`语句来修改模块内的参数值，例如： module my_module #(parameter WIDTH = 8) ( input clk, input reset, output reg [WIDTH-1:0] data ); endmodule // 在模块外部修改参数值 module top; // ... my_module u1(.clk(clk), .reset(reset), .data(data)); defparam u1.WIDTH = 16; // ... endmodule 需要注意的是，parameter定义的值是一个常量，在仿真或者综合时不能修改。如果需要动态修改参数值，可以使用`reg`或者`wire`类型的变量，并在模块内使用`assign`或者`always`语句来实现。
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