复杂时钟设计时钟树综合(clock tree synthesis)常见20个典型案例

吾爱IC社区

于 2025-01-10 11:15:20 发布

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文章标签：数字后端零基础入门数字后端培训时钟树综合 clock tree clock gen 时钟树质量分析 Innovus

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今天分享咱们社区某位学员提问的20个时钟树综合相关问题。大家也可以借此机会再复盘下这些复杂时钟结构设计的时钟树综合做法。

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Q1：MUX的两个input pin为什么要设置成floating pin 是为了让A 和B不用做blance吗？为什么不直接把 A B设置成ignore pin 再在output pin那边create clock或者create generate clock呢，是不是遇到所有的MUX都要这样设置才是最优解，此外漏tree的意思是从 mux_out出来的CGC和K1那一块的CK PIN都不会连接到clk root上，就是把clock 当data长最后它们的ck pin会连接哪里？

在这里插入图片描述

Q2: 假如在一个clock spec里面 create ccopt clock tree 两次,且source的clock root都不是同一个，最后怎么才能把两个不同clock root的tree长到一起（如图所示先让A和C做balance ,再长一颗从clk_Out为root的tree,如何让这两颗clock tree最后长到一起）

在这里插入图片描述
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