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田野麦子
这个作者很懒,什么都没留下…
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Modelsim SE-64 10.1/10.4 仿真时出现一直loading...问题的解决方案
简介:笔记本 Win7系统 安装 Modelsim SE-64 10.1/10.4软件。仿真时会出现一直处于loading…的状态。解决方案:将公共位置的防火墙关闭后在运行仿真就可以了。具体操作如下:运行仿真成功一次后,可再将原来的防火墙启用。之后Modelsim软件运行仿真时均正常。...原创 2019-08-05 19:11:28 · 2011 阅读 · 0 评论 -
Verilog 交通灯控制器
简介:设计一个交通灯控制器,在数码管上以红、黄、绿三种颜色显示当前状态的剩余时间。持续时间分别为:红灯30s,黄灯5s,绿灯30s。初始为红灯,依次变为绿灯、黄灯、红灯循环显示。输入时钟为1k Hz。系统设计:分析功能需求,可将交通控制器系统划分为generate_1s、controller、counter、splitter和decoder5_7共五个模块实现。交通灯控制器顶层框图如下:...原创 2019-11-20 15:05:06 · 16851 阅读 · 6 评论 -
Verilog 实现FSM(序列检测器1101)
简介:Verilog用一个有限状态机实现1101(可重叠)序列检测器,重点在于有限状态机三段式编码风格的实践。代码实现:/*----------------------------------Filename: squence_detector.vFunction: 检测序列1101(可重叠检测)Author: Zhang KaizhouDate: 2019-11-6 15:06:4...原创 2019-11-06 16:47:25 · 9877 阅读 · 4 评论 -
Verilog 实现一个简单的ALU
简介:用Verilog实现一个简单的ALU,使其具有进行N位有符号数的加法、减法及大小比较运算的功能。本篇文章实现的ALU以N = 8为例,想要实现其他位宽的数据运算,可以通过修改N的值来实现。代码实现:/*----------------------------------------------------------------Filename: alu.vFunction: 设计...原创 2019-10-31 21:29:47 · 24203 阅读 · 1 评论 -
Verilog 3-8译码器
简介:用Verilog实现一个3-8译码器。可分别用结构描述和行为描述的方式实现,目的是比较两种方式在实现目标逻辑功能时的优劣性。一般数字系统设计中行为描述会用于较高层次的电路设计,而结构描述多用于实现更底层的逻辑功能。代码实现:/*--------------------------------------------------Filename: decoder3_8_02.vFun...原创 2019-10-24 21:08:42 · 10218 阅读 · 1 评论 -
Verilog实现序列检测器
简介:用Verilog描述一个可综合的序列检测器用于检测输入数据码流中的特定序列(本次检测序列为10010,只要修改状态转移关系即可实现其他目标序列的检测)。当检测到10010序列(包括重叠的情况)时,序列检测器输出1,否则输出0。经状态分析化简可得序列检测器的状态转移图如下:代码实现:/*----------------------------------------------Fi...原创 2019-10-13 17:20:10 · 32570 阅读 · 8 评论 -
Verilog中阻塞赋值与非阻塞赋值的区别
简介:IEEE Verilog标准中提供了阻塞赋值和非阻塞赋值方式,二者在应用中存在区别。原创 2019-10-12 21:46:39 · 21830 阅读 · 2 评论 -
Verilog多输出FSM的实现
简介:本篇主要介绍具有多个输出的有限状态机的Verilog实现方式。仍以上一篇《Verilog可综合FSM的实现》中所描述的4状态FSM为例进行介绍。代码实现:/*----------------------------------------Filename: fsm.vFunction: 具有多个输出的FSM的实现(可综合)Author: Zhang KaizhouDate: 2...原创 2019-10-10 17:15:48 · 954 阅读 · 0 评论 -
Verilog可综合FSM的实现
简介:用Verilog实现一个具有4个状态的有限状态机。状态转移图如下:代码实现:/*----------------------------------------Filename: fsm.vFunction: 具有4个状态的有限状态机(可综合)Author: Zhang KaizhouDate: 2019-10-8 21:48:35--------------------...原创 2019-10-09 14:59:11 · 1446 阅读 · 0 评论 -
带测试向量文件的Testbench的编写
项目简介:高效的编写测试程序对复杂模块的测试十分重要。相对于测试信号有多种可能性的模块,编写带测试向量文件的测试程序能极大提高模块测试的效率。本篇文章以上一篇文章中的8位带进位全加器的测试为例编写带测试向量文件的测试程序,同时也可以比较两种测试方式的优劣。代码实现:/*--------------------------------------------------------------...原创 2019-10-08 20:23:29 · 2235 阅读 · 5 评论 -
Verilog实现一个8位带进位全加器
项目简介:用Verilog语言实现一个8位带进位全加器。顶层采用结构描述的方法用8个1位全加器来实现一个8位带进位全加器,底层的1位全加器采用行为描述的方法来实现。代码实现:/*--------------------------------------------------------------Filename: adder_8.vFunction: 实现两个8位二进制数的带进位加...原创 2019-10-01 20:00:08 · 29212 阅读 · 7 评论 -
Verilog D锁存器
简介:用门级描述的方法写一个D锁存器,并对其逻辑功能进行测试。D锁存器的真值表,逻辑表达式和逻辑电路图如下:Verilog代码实现:/*-------------------------------------Filename: D_latch.vFunction: 逻辑门控D锁存器Author: Zhang KaizhouDate: 2019-9-7 14:42:03-----...原创 2019-09-07 18:18:58 · 9635 阅读 · 1 评论 -
Veriolg R'S'锁存器
简介:写一个R’S’锁存器,其基本功能为:置0 置1 保持。由其基本功能可知R’S’锁存器的真值表,逻辑表达式,逻辑电路图如下:Verilog代码实现:/*-------------------------------------Filename: RS_latch.vFunction: 用两个与非门构成的R'S'锁存器Author: Zhang KaizhouDate: 2...原创 2019-09-07 15:55:01 · 2548 阅读 · 0 评论 -
Verilog 2-4线译码器
简介:用门级描述的方法写一个2-4线译码器。逻辑电路图如下:Verilog代码如下:/*------------------------------------Filename: decoder_2to4.vFunction: 2-4线译码器(输出低电平有效)Author: Zhang KaizhouDate: 2019-9-6 16:17:58-----------------...原创 2019-09-07 11:58:19 · 27625 阅读 · 10 评论 -
Verilog产生宽度随机的脉冲序列
简介:在数字电路测试中,宽度随机的脉冲序列是常用的测试信号。本篇将讨论用Verilog语言产生宽度随机的脉冲序列。代码实现:/*--------------------------------------------------------Filename: random_pulse.vFunction: 产生100个宽度([0, 100ns])随机的脉冲序列(幅值为5)Author:...原创 2019-08-10 18:09:45 · 2580 阅读 · 0 评论 -
Verilog交通灯控制模块
简介:用Verilog编写行为模块模拟交通灯的控制时序。【注】该代码不可综合成电路网表。代码实现:/*----------------------------------------------Filename: trafic_lights.vFunction: 模拟交通灯的控制时序;[本程序不可综合]Author: Zhang KaizhouDate: 2019-8-6 22:2...原创 2019-08-06 22:57:36 · 2861 阅读 · 4 评论 -
Verilog中函数的定义及调用
简介:Verilog中函数的定义及调用。代码实现:/*-----------------------------------Filename: try_factorial.vFunction: Verilog中函数的定义及调用Author: Zhang KaizhouDate: 2019-8-7 23:35:17-----------------------------------...原创 2019-08-07 23:54:24 · 9789 阅读 · 1 评论