Verilog多输出FSM的实现

简介：
本篇主要介绍具有多个输出的有限状态机的Verilog实现方式。仍以上一篇《Verilog可综合FSM的实现》中所描述的4状态FSM为例进行介绍。
代码实现：

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Filename: fsm.v
Function: 具有多个输出的FSM的实现(可综合)
Author: Zhang Kaizhou
Date: 2019-10-10 17:03:23
-----------------------------------------*/
module fsm(y3, y2, y1, state, clk, reset, a);
	//定义输入输出端口
	output y3, y2, y1;
	output [3 : 0] state;
	input clk, reset, a;
	
	//定义状态寄存器
	reg y3, y2, y1;
	reg [3 : 0] state, nextstate;
	
	//状态编码
	//parameter idle = 2'b00, start = 2'b01, stop = 2'b10, clear = 2'b11; //格雷码
	parameter idle = 4'b1000, start = 4'b0100, stop = 4'b0010, clear = 4'b0001; //独热码(推荐)
	
	//状态转移
	always@(posedge clk)
	begin
		if(!reset) state <= idle;
		else state <= nextstate;
	end
	
	//产生下一个状态nextstate的组合逻辑
	always@(s