Verilog practice

最新推荐文章于 2023-04-05 17:24:41 发布

weixuweixu

最新推荐文章于 2023-04-05 17:24:41 发布

阅读量346

点赞数

分类专栏： Verilog 文章标签： verilog

本文链接：https://blog.csdn.net/weixin_40038116/article/details/80948394

版权

这篇博客主要介绍了Verilog编程中的一些实践问题，包括如何生成特定波形的代码，设计Moore状态机来处理输入延迟，实现Mealy型状态机检测10110序列，以及利用Mealy机检测最后3个样本中存在多个1的情况。此外，还讨论了如何设计分频器，如将时钟频率分为3/2和40的倍数。

摘要由CSDN通过智能技术生成

Q1: write Verilog code to generate below waveform:

Q2: write Verilog code to generate below waveform:

Since there is one delay after the rising edge of data in, three delays after the negedge of din, I write a moore FSM.

module delay_reg(rst,clk,d_in,d_out);
input rst,clk, d_in;
output reg d_out;
reg [1:0] c_s, n_s;
parameter s0=2'b00, s1=2'b01,s2=2'b10,s3=2'b11;

always @(posedge clk)begin
 if(rst)	
     c_s<=s0;
  else
		c_s<= n_s;end
always@(*)begin
	case(c_s)
		s0: begin 
			if(d_in)
			n_s=s1;
			else
			n_s