quartus时序报告分析

       

目录

1. timequest分析的对象

2.  查看timequest时序报告

        1）时钟报告

        2）关键路径余量

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1. timequest分析的对象

         timequest分析是基于某个逻辑设计在特定器件上经过布局布线之后的网表，该网表包含了设计中每一个逻辑在该器件的具体什么资源上实现，具体位置以及信号从一个节点到另一个节点的延迟。 

关于 timequest里面的参数以及时序约束的相关概念等，可参考：

1）【抢先版】小梅哥FPGA时序约束从遥望到领悟.pdf

2） 通向FPGA之路---七天玩转Altera之时序篇V1.0.pdf

3)    Verilog_HDL_那些事儿_时序篇v2.pdf

4)     Altera时序分析模型及同源系统的时序约束方法.pdf

相关资料可在下面博客获取：

quartus时序约束.zip-硬件开发文档类资源-CSDN文库https://download.csdn.net/download/weixin_41155462/63244188

2.  查看timequest时序报告

        1）时钟报告

        首先需要看的是关于时钟的报告，看设计中有哪些时钟，时钟的属性如何。

        在Diagnoise 目录下，双击clock report可以查看所有的时钟属性，对应报告为：clock summary。

        在datasheet目录下，双击report fmax summary，查看最大时钟频率。  首先，通过时序分析我们需要知道这个程序在具体IC上时钟能实现多高的频率，虽然我们会在程序中生成所需要的时钟，但是实际IC能跑的时钟可能会比要求的高，这种情况程序将稳定运行。但是也有可能我们的程序在IC上能跑的最高频率小于我们需要的频率，那么就可能出现运行不稳定，运行器件会宕机。

        软件分析最高运行频率是根据最坏路径的建立时间余量来分析的。可在编译后的界面查看。如下图：

        2）关键路径余量

        在macros目录下，双击report top falling paths，报告顶级失败路径。对应上图中的worst-case timing paths。set up :clk50m，是报告的50m时钟对应的路径的建立时间的余量信息。Node对应的是寄存器。报告分析的是源寄存器到目标寄存器的路径。launch clock是源寄存器发射数据的时钟。latch clock是目标寄存器接收数据的时钟。relationship 是launch clock edge 和latch clock edge的时间差，单位是ns，一般对应一个时间周期。若两个时钟不是同一个信号，二是有一定相位关系的时钟源，则对应的将不再是一个时钟周期。

        上图中，可以通过右击选择timing report ，查看这条路径的具体时序波形。也可以通过手动添加timing report，输入源节点和目标节点以及两个寄存器的输入时钟即可查看时序波形。通过波形，可以看到我们之前博客中的时序的各个时间参数值，包含Tclk1，Tclk2，Tdata，clock pessimism， clock uncertainty等等。上篇博文的链接如下：

FPGA时序分析和时序约束---基础篇_weixin_530406653的博客-CSDN博客https://blog.csdn.net/weixin_41155462/article/details/118310698