HDLbits 记录_Q129 Fsm ps2

PS/2鼠标协议是一种使用在许多现代鼠标和键盘上的协议。本题中使用代码模仿此协议的数据采样行为。

题目翻译：

PS/2 鼠标协议发送长度为 3 个字节的消息。但是，在连续的字节流中，消息的开始和结束位置并不清楚。唯一的指示是，每个三字节消息的第一个字节始终具有 bit[3]=1（但其他两个字节的位[3] 可能是 1 或 0，具体取决于数据）。

我们想要一个有限状态机，在给定输入字节流时搜索消息的边界。我们将使用的算法是丢弃字节，直到我们看到一个带有 bit[3]=1 的字节。然后，我们假设这是消息的字节 1，并在收到所有 3 个字节（完成）后发出接收消息的信号(done)。

FSM 的输出信号（done）应在成功接收到每条消息的第三个字节后置位。

 后面列举了几种情况：

1、在所有发送数据正确的情况下，每3个BYTE接收完毕之后，done信号置位

2、当发生错误的时候，重新寻找第一个byte

 3、请注意，这与 1xx 序列识别器不同。此处不允许重叠序列：

 题目比较简单，主要几个注意事项：

• done信号在检测到三个byte信号后下一个周期输出；（还可以想一想如果需要和第三个byte同时输出该怎么办）
• 考虑输出第三个byte之后的状态跳转，继续同步和失去同步的情况应该不同
• 注意本题与序列检测器的区别

直接贴上代码：

module top_module(
    input clk,
    input [7:0] in,
    input reset,    // Synchronous reset
    output done); //

    parameter	IDLE = 2'd1;
    parameter	SYN = 2'd2;
    parameter	DONE = 2'd3;
    
    reg		[1:0] 	curr_state;
    reg		[1:0]	next_state;
    reg		[1:0]	syn_cnt;
    // State transition logic (combinational)
    always @(posedge clk) begin
        if(reset == 1'b1) begin
        	curr_state <= IDLE;    
        end
        else begin
        	curr_state <= next_state;     
        end
    end
    // State flip-flops (sequential)
    always @(*) begin
        case(curr_state)
           IDLE: begin
               if(in[3] == 1'b1) begin
                  next_state = SYN; 
               end
               else begin
                  next_state = IDLE;
               end
           end
           SYN: begin
               if(syn_cnt >= 2'd1) begin
                  next_state = DONE;
               end
               else begin
                  next_state = SYN; 
               end
           end
            DONE:begin
               if(in[3] == 1'b1) begin
                  next_state = SYN; 
               end
               else begin
                  next_state = IDLE;
               end
            end
            default: next_state = IDLE;
        endcase
    end
    // Output logic
    always @(posedge clk) begin
        if(reset == 1'b1) begin
            syn_cnt <= 2'd0;
        end
        else if(curr_state == SYN) begin
            syn_cnt <= syn_cnt +1'd1;
        end
        else begin
            syn_cnt <= 2'b0;
        end
    end
    assign done = (curr_state == DONE)?1:0;
endmodule