[吾题有解] HDLBits ：Fsm ps2 / Fsm ps2data

已于 2024-03-28 15:58:09 修改
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分类专栏： 吾题有解 文章标签： fpga开发 笔记
于 2024-03-28 15:17:16 首次发布
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本题是一道常规的FSM设计题，记录的目的是状态机的状态中出现了忽略输入的状态。

经过分析不难发现，此题的FSM需要四个状态，分别是：IDLE状态（初始状态，也可以表示接收到了一个0的状态）、已接收1状态（S1），已接收1x状态（S2，x表示不关心in[3]输入）以及已接收1xx状态（S3）。由此我们可以画出如下所示Moore型状态机的状态转移图。
在这里插入图片描述

需要注意的是题目中时序图描述中的这一句话：

Note that this is not the same as a 1xx sequence recognizer.Overlapping sequences are not allowed here…

也就是说这不是一个“1xx”序列检测器，并不检测重叠序列，只有在状态走过1xx并输出done = 1之后才重新开始判断下一个状态是回到IDLE还是直接进入S1，即使in[3]的输入序列是“1111”，也不会重复输出1，对于状态图来说就是S3不会出现指向自身的状态转换。

最后给出题目的Verilog HDL：

module top_module(
    input clk,
    input [7:0] in
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HDLBits Verilog编程题134 PS/2数据传输状态机
Utopia_sy的博客
03-26 350
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[吾题有解] HDLBits : Fsm serialdp
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03-29 1101
一道HDLBits上的FSM设计题，其中涉及奇偶校验、有效数据输出以及正确接收数据判断。
【HDLbits刷题】有限状态机FSM(六）：Fsm ps2（框架方法与单热编码）
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10-22 167
只需要加一段控制out_bytes的代码，其他部分同上一题。
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博主毕竟还是人，肯定会有错误，各位看的时候发现错误提出来就好
04-16 711
HDLbits—Fsm ps2data 这道题目相比上一道多了数据位输出，当done信号为1时，输出24bit的数据，这24bit的数据高8位，中8位，低8位分别从in[3]为1开始计起，依次输出。done信号为0的时候不关心数据信号。out_bytes这个信号感觉只有用assign才能周期匹配，而done可以使用assign或者在s2状态就赋值1。 主要是熟悉三段式状态机的写法。 关于三段式状态机的一点总结 确定输入输出信号，及其类型（是wire还是reg）； 声明内部信号，一般需要定义current_
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05-21 489
mark: 还有error module top_module( input clk, input [7:0] in, input reset, // Synchronous reset output [23:0] out_bytes, output done); // reg [7:0]b0,b1,b2,b3; // FSM from fsm_ps2 reg [1:0]state,next; parameter S0=0,S
HDLBits—Fsm ps2data
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m0_58080224的博客
03-20 925
module top_module( input clk, input [7:0] in, input reset, // Synchronous reset output [23:0] out_bytes, output done); // // FSM from fsm_ps2 parameter S0=0,S1=1,S2=2,S3=3; reg [1:0] state,next_state; reg [7:0] tem.
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Shirin11的博客
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01-19 1229
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【hdlbits】个人学习交流分享（带答案）——finite state machines（FSM）
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08-31 1344
有限状态机部分难度比较大，在这一部分我花了比其他另外四个部分都多的时间，几乎占了我刷整个hdlbits一半的时间，死了很多脑细胞，写的我头昏脑胀。一个是很多有些题目作者的表达并不好，项目要求描述的并不清楚，最准确的还是时序图，时序图是不会说谎的。另外一个就是这一部分对初学者难度确实更大，先要弄懂作者题目的需求，然后根据需求要做出正确的状态机设计和输出逻辑的设计，这部分代码长一些，状态机部分也是整个hdlbits的精华内容，所以这部分除了代码，我写的分析的内容也会多一些。
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04-12 503
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