FPGA开发仿真流程-三八译码器的实现

1. 首先建立工程保存至prj
2. 新建verilog文件保存至rtl
3. 编辑代码
   3.1 定义模块名（端口列表）
   3.2 定义端口性质
   3.3 逻辑编辑
   下面展示 逻辑模块。

3_8译码器逻辑模块

// 3_8译码器的实现
module  my3_8(a,b,c,out); //module  表示模块开头,紧跟的my3_8为模块名,a,b,c,out为端口列表
 input a; //定义端口属性为输入
  input b;
  input c;
  
    output reg [7：0]out; //定义了一个多位位宽的信号
always@(a,b,c) begin  //always里面为敏感信号，当信号发生变化时，就会执行always块里面的内容
case({
   a,b,c}) //{}里面表示位拼接，此句表示abc的拼接选择情况
 	3'b000：out=8'b0000_0001;  //3表示信号位宽  _不代表有任何实质性内容
 	3'b001：out=8'b0000_0010;   //在always块中赋值的