带冗余位的SAR ADC

最新推荐文章于 2024-04-13 11:22:50 发布
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分类专栏： SAR ADC ADC 文章标签： 其他
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电容DAC的固定基数a，若固定基数小于2，则电容DAC包含冗余；
下图为在不同的固定基数a的情况下，分辨率N与转换次数M之间的关系。可以看出，对于同样的分辨率N，固定基数a越小，所需的转换次数M就越大；同时，固定基数a越小，转换次数M越多，可以产生更多的冗余位，对于动态和静态误差有着更强的恢复能力。
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Radix和转换次数的选择
冗余位需满足下列公式：
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模拟是个坑
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专栏目录
一篇NS SAR ADC的学习记录
weixin_45669724的博客
05-12 6434
一篇NS SAR ADC的学习记录 内容包含： OverSampling Noise Shaping Dynamic Amplifier DAC with Redundancy 最近看了些有意思的SAR ADC结构，但是因为确实对模拟这个领域不太熟，导致了一系列的级联查找，最终达到了一个大概能懂的状态，为了理清思路，顺便别让看了这么些天的东西浪费了，还是计划写篇文章。 ps：由于不是一篇特别正紧的报告，参考文献就写的比较随便，且我还是个做数字的 A 13.5-ENOB, 107-μW Noise-Sha
SAR ADC文章 12位高速SAR ADC的实现
08-02
SAR ADC文章 12位高速SAR ADC的实现
电容DAC冗余位的添加问题
weixin_43205692的博客
06-05 1497
电容DAC冗余位的添加问题
12位100M 两级PipeSAR ADC设计：6+8bit冗余，基于TSPC动态逻辑电路的超低功耗管线SAR ADC设计及说明文档
最新发布
NVhGUDwpqn的博客
04-13 820
在我们的设计中，通过使用TSPC电路，我们能够实现较高的速度和较低的功耗，从而满足高速高精度ADC的要求。12bit 100M,两级PipeSAR ADC设计，6bit,+8bit，两bit冗余，DEC电路，基于TSPC的超低功耗动态逻辑电路，附赠说明文档，模拟IC，pipeline sar adc设计。12位100M，两级PipeSAR ADC设计，6位+8位，两位冗余，DEC电路，基于TSPC的超低功耗动态逻辑电路的设计，附有详细的说明文档，以及模拟IC和pipeline SAR ADC设计。
SAR ADC系列24：冗余设计&上机实践
qq_41545745的博客
04-11 5166
冗余的设计&作业&上机实践
SAR ADC系列26：系统设计
qq_41545745的博客
04-12 4790
SARADC整体系统设计
SAR ADC校准算法总结
Azure_Moon的博客
06-25 5697
目前主流的SAR ADC 校准技术中包括模拟校准和数字校准技术。
SAR ADC系列13：DAC（2023.8.4总结版）
qq_41545745的博客
04-04 2646
电流切换简单，快速。不同的code，抽头出去的电阻是不一样的，对应开关的电阻也是不一样的，这样就导致输出电阻Ro随code变化，导致signal-dependent RoCo，带宽不一样。Noting：对于DAC的INL&DNL仿真，比ADC快很多，输入code从 0~2^(N-1)，每个code出现一次，然后看输出台阶装的波形，然后计算。时序的误差——翻转的时候，相邻两次code并不是同时跳变，他们肯定有个中间态，code值是不确定的，这就带来了DAC的输出不确定，出现glitches。
十进制小数转二进制matlab代码-Digital-Calibration-of-SAR-ADC:逐次逼近寄存器（SAR）ADC数字校准（在M
05-23
与[4]相同的SAR算法的行为模型文件（），但更改为18位SAR ADC。 理论 费用重新分配 参见PDF文件（）。 它很好地解释了[1]中提出的ADC体系结构的“电荷重新分配理论”。 对于[2]中的拆分结构，请参见下图： 多余的 ...
用于SAR ADC中的双通道逐次 逼近寄存器的设计与实现
10-17
提出一种新型且结构简单、能在一次AD转换中基于同一组时钟序列信号同时完成两路12 bit数据（即24 bit数据）信号的逐位逼近转换和存储的无冗余码SAR结构。基于CSMC 0.5 m CMOS工艺采用全原理图输入的方法来实现，最大...
正弦信号的matlab代码-matsar:Matlab脚本，用于在10位SAR上执行LMSE校准/非线性测量
05-21
10位ADC 中号 12 冗余的12个步骤。 Cmin 1fF 单位电容 C_遮罩 [大批] 用于拨动电容器 Cpar_mult [大批] 对每个电容器应用乘数。 Cpar_add [大批] 将附加因数应用于每个电容器。 卡雷 [大批] SAR电容器阵列。 亩 1e-4...
模拟技术中的关于SAR ADC的数字校准算法
10-22
在现有工艺水平下，由于受电容失配、系统失调以及噪声等因素的限制，采用电荷再分配结构的SAR ADC能够达到的最高精度被限制在12位左右。因此，高精度ADC设计必须依靠校准技术。一般校准技术有两类：模拟校准技术是在模拟领域把相关的量调整到正常数值或者利用激光对芯片元件进行修正，但这种技术成本高，且容易受到封装时机械应力的影响；还有一种数字校准技术，通过把电路中失配误差等影响在数字领域描述，然后在数字领域对输出代码进行调整，而不关心模拟领域的物理量数值。数字校准是现行校准技术的主流。 　　1 SAR ADC内核原理 　　SAR ADC的基本结构由比较器、DAC、SAR逻辑控制电路组成，如图1所示。
C514082_数字信号处理器(DSP-DSC)_规格书(美国微芯)单片机(MCU_MPU_SOC)规格书.PDF
09-20
该处理器具有高速ADC模块，具有12位分辨率，四个专门的SAR ADC核心和一个共享的SAR ADC核心。它可以在12-bit分辨率下达到3.25 Msps的转换速率，每个模拟通道具有专门的结果缓冲区，灵活的触发源选择和两个数字比较器...
SAR ADC系列22：ADC的结构2（2023.8.6更新）
qq_41545745的博客
04-11 2241
ADC结构2
10bit SAR ADC 学习笔记——CDAC
u011376987的博客
01-29 2545
SAR ADC（逐次逼近型模数转换器）的工作原理是基于二进制搜索算法和逐次逼近技术来实现的模拟信号到数字信号的转换。SAR ADC的工作原理使其具有高精度、低功耗和可扩展性强的特点。通过逐次逼近技术，SAR ADC可以逐步减小转换误差，提高转换精度。此外，由于其结构简单，SAR ADC的功耗较低，适用于对功耗要求较高的电子设备。同时，SAR ADC的结构易于实现和扩展，可以根据需要增加比特位数以提高转换精度。
PipelineADC学习一：
qq_41545745的博客
08-18 1421
每一级用2bit量化，然后X2送到下一级。比如第一级量化错位为01，第一级量化的最后一位是第二级权重的2倍，即第一级最后一位的权重是2，因此码应该是010。第二级也是一个2bit的量化，有两个量化区间，其中两个码为有效量化码，一个码为校正码。第二级量化码00，校正码10。多比较一次，两个阈值，三个区间，分别对于输出00,01,10。正常2bit应该对于4个区间，这里只有三个区间是有用的，因此叫做1.5bit。PiplineADC起源之Sub-Ranging-ADC。带校正码的FlashADC。
12bit 100M,两级PipeSAR ADC设计，6bit,+8bit
jihbnHnh的博客
03-07 437
在我们的设计中，通过使用TSPC电路，我们能够实现较高的速度和较低的功耗，从而满足高速高精度ADC的要求。12bit 100M,两级PipeSAR ADC设计，6bit,+8bit，两bit冗余，DEC电路，基于TSPC的超低功耗动态逻辑电路，附赠说明文档，模拟IC，pipeline sar adc设计。12位100M，两级PipeSAR ADC设计，6位+8位，两位冗余，DEC电路，基于TSPC的超低功耗动态逻辑电路的设计，附有详细的说明文档，以及模拟IC和pipeline SAR ADC设计。
基于smic40nm工艺，SAR ADC ，逐次逼近型 10bit，50MHZ
CoGIxiVO的博客
03-08 1276
文章将着重介绍ADC的各个模块，如栅压自举开关、CDAC、比较器和SAR逻辑电路，并提供了配套的教程和参考资料，包括学习资源、仿真代码和文献。在本设计中，我们采用了一种异步采样时钟的设计，以减少时钟抖动对ADC性能的影响，并采用冗余设计来提高线性度和减小误差。在本设计中，我们采用了一种特殊的自举开关设计，以提高输入信号的线性度和减少开关电容对性能的影响。基于smic40nm工艺，SAR ADC ，逐次逼近型 10bit，50MHZ，适合新手入门学习使用，有配套的教程。
SAR ADC冗余设计
04-25
SAR ADC冗余设计是一种提高模数转换器(SAR ADC)精度的方法。它利用多个从输入信号采样的结果进行验证，以达到减少非线性误差和噪声的目的。常见的冗余设计有加倍冗余和二次冗余等。加倍冗余是指将输入信号转换成两个等效信号，并将转换结果相互比较。二次冗余是在加倍冗余的基础上，再增加一组采样与比较。这些冗余设计可以提高SAR ADC的性能和可靠性。

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