System Verilog 中的include 和 import区别

1. import 和 include 都可以调用；

2. include 能把class 封装在一个package里面

先写一个class的sv文件

class A;
int a;
endclass

然后写一个class,注意include要加一个‘，然后得把sv加进去，还要写双引号。

package B;
'include ''A.sv'';
endpackage:B

3. import 比include高级一点，一个package可以调用另一个packge中的class, 但要例化一下。

package C;
import B::A;
A a;
endpackage:C

4. 当然include也可以调用，但是只能调用 class，不可以调用package

package C;
'include ''A.sv'';
A a;
endpackage:C