【Cadence】Allegro设置铺铜自动避让走线

在隐藏铺铜后修改电路走线,重新显示铺铜时会发现铺铜和导线重合到一块了。
比如这样:
在这里插入图片描述

解决办法:

1、在菜单栏选择Shape(形状)→点击Global Dynamic Params…(全局动态参数)

在这里插入图片描述
2.跳出下面的对话框,如下图所示,选择Smooth铜箔自动避让走线。
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3.铺铜就自动避让开走线了,如图:

在这里插入图片描述

### Cadence PCB 设计中走线箔之间避让规则的设置Cadence PCB设计环境中,为了确保动态皮能够正确避开走线和其他元件,需要配置特定的设计规则。以下是具体的操作指南: #### 1. 打开规则编辑器 启动Cadence Allegro并加载项目文件后,在菜单栏选择`Tools -> Design Rule Editor`来打开设计规则编辑界面。 #### 2. 创建或修改现有规则集 如果已有适用的规则集合,则可以直接对其进行调整;如果没有合适的预设选项,则需新建一个自定义规则集用于管理不同类型的对象间交互行为。 #### 3. 定义层叠关系和优先级 进入`Layer Stack Manager`模块设定各信号层面以及内部平面(Power/Ground Planes)间的相对位置顺序,并指定它们在整个堆栈中的层次结构。这一步骤对于后续处理至关重要,因为它决定了哪些部分会被视为“上方”而获得更高的布线权限[^2]。 #### 4. 设置皮属性 当涉及到具体的敷操作时,应选择`Dynamic Copper`模式而非静态方式。前者会在遇到障碍物如过孔、焊盘或是其它已有的导体路径时自动绕行,从而有效减少潜在冲突的可能性[^1]。 #### 5. 应用间距约束条件 通过`Clearance Constraint Matrix`功能项精确控制各类电气实体之间的最小安全距离。这里不仅限于简单的点到边沿测量,还包括了针对复杂形状区域的整体考量。合理规划这些参数有助于提高成品率的同时也增强了系统的稳定性[^3]。 ```python # Python伪代码示例展示如何编程化地应用上述原则 def setup_copper_avoidance_rules(): tool = get_tool_instance('DesignRuleEditor') # 加载默认规则模板作为基础 rule_set = load_default_rule_template() # 更新层叠信息 update_layer_stack_information(rule_set, { 'signal_layers': ['Top', 'Bottom'], 'internal_planes': {'VCC': 1, 'GND': 2} }) # 启用动态敷特性 enable_dynamic_copper_feature(True) # 添加必要的间隙限制 add_clearance_constraints([ ('copper_to_track', 0.2), ('via_to_pad', 0.3), ... ]) ```
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