设计一个Glitch Free的时钟切换电路

如题，时钟切换的具体要求如下

  用Verilog实现glitch free时钟切换电路。输入sel，clka，clkb，sel为1输出clka，sel为0输出clkb。

题解

  需要注意的是，在切换的过程中不能带有毛刺，因此不能使用简单的assign语句进行赋值。
  对于输入的时钟，我们可以分为以下两种情况，倍频和除倍频外的异步。

1.倍频

  对于倍频时钟源clka和clkb，我们需要在各自的时钟下降沿进行选择的切换，这样就不会出现衔接很近的高低高毛刺（glitch）这种电平输出的情况。那么对应的源代码如下：

module Change_Clk_Source(
		input clk1,
		input clk0,
		input select,
		input rst_n,
		output outclk
);

	reg out1;
	reg out0;
	always @(negedge clk1 or negedge rst_n)begin
		if(rst_n == 1'b0)begin
			out1 <= 0;
		end
		else begin
			out1 <= ~out0 & select;
		end
	end

	always @(negedge clk0 or negedge rst_n)begin
		if(rst_n == 1'b0)begin
			out0 <= 0;
		end
		else begin
			out0 <= ~select & ~out1;
		end
	end
	assign outclk = (out1 & clk1) | (out0 & clk0);
endmodule

2.除倍频外的异步

  对于异步时钟源clka和clkb，我们同样需要在各自的时钟下降沿进行选择的切换，不过，我们需要在各自时钟的上升沿采集切换信息，然后在时钟下降沿再进行时钟的切换。这样做的原因是避免亚稳态的产生，用来稳定电路。那么对应的源代码如下：

module Change_Clk_Source(
		input clk1,
		input clk0,
		input select,
		input rst_n,
		output outclk
);
	reg out_r1;
	reg out1;
	reg out_r0;
	reg out0;
	always @(posedge clk1 or negedge rst_n)begin
		if(rst_n == 1'b0)begin
			out_r1 <= 0;
		end
		else begin
			out_r1 <= ~out0 & select;
		end
	end
	always @(negedge clk1 or negedge rst_n)begin
		if(rst_n == 1'b0)begin
			out1 <= 0;
		end
		else begin
			out1 <= out_r1;
		end
	end
	always @(posedge clk0 or negedge rst_n)begin
		if(rst_n == 1'b0)begin
			out_r0 <= 0;
		end
		else begin
			out_r0 <= ~select & ~out1;
		end
	end
	always @(negedge clk0 or negedge rst_n)begin
		if(rst_n == 1'b0)begin
			out0 <= 0;
		end
		else begin
			out0 <= out_r0;
		end
	end
	assign outclk = (out1 & clk1) | (out0 & clk0);
endmodule