可测试性设计流程:Wrapping Core(1)Controlling Wrapper Chain Count and Length

Wrapping Core Flow


本文主要讲述了在wrapping a core的过程中如何配置wrapper chain的数量和长度,以及工具对于相关command的处理方式。参考(翻译)自《Synopsys® TestMAX™ DFT User Guide》,FYI。

Controlling Wrapper Chain Count and Length

可以使用set_wrapper_configuration命令来控制wrapper chain的数量或最大长度:

set_wrapper_configuration -class core_wrapper -chain_count 3
set_wrapper_configuration -class core_wrapper -max_length 500

还可以使用set_scan_configuration来指定chain count:

set_scan_configuration -chain_count 3

这个command设置的chain_count是wrapper chain和internal chain的总数,如果满足以下任一条件那么工具会先构建wrapper chain之后再构建internal chain:

  • 输入和输出wrapper cell禁止混合(set_wrapper_configuration -mix_cells false)
  • 使用maximized reuse flow,在该flow下禁止input和output wrapper cell混合
  • 存在用户定义的wrapper scan path(set_scan_path -class core_wrapper)

在这种情况下,wrapper chain和internal chain的长度默认不是balance的。需要直接使用set_wrapper_configuration和set_scan_configuration命令来配置总体长度。在outward-facing mode下,只能使用set_wrapper_configuration命令配置wrapper chain。
如果这些条件都不满足,那么工具会将wrapper chain和internal chain一起构建。在这种情况下如果你没有指定chain count或者最大长度,那么工具将会按照set_scan_configuration -chain_count或者-max_length中的设置将wrapper chain和internal chain balance到一起。但是,仍然可以使用set_wrapper_configuration命令指定wrapper chain的数量和最大长度。
如果chain count和chain length使用同一个命令定义,长度需求会被应用,count需求会被忽略。
wrapper chain和普通scan chain遵循一样的时钟混合要求。如果想让不同clock domain的wrapper cell混合在同一条wrapper chain,可以使用set_scan_configuration命令的-clock_mixing选项启用clk mix。

set_scan_configuration -clock_mixing mix_clocks

这可以提高length balance。Lock-up latch会插入到不同clock domain的wrapper cell中间。-clock_mixing选项的默认值是no_mix,它为每个wrapper clock domain创建单独的wrapper chain。

欢迎大家关注公众号IC练习生,后期会不定期更新IC学习历程。

  • 2
    点赞
  • 5
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 0
    评论
synopsys软件简介《一》 2007-08-09 一 Astro  Astro是Synopsys为超深亚微米IC设计进行设计优化、布局、布线的设计环境。Astro可以满足5千万门、时钟频率GHz、在0.10及以下工艺线生产的SoC设计的工程和技术需求。Astro高能的优化和布局布线能力主要归功于Synopsys在其中集成的两项最新技术:PhySiSys和Milkyway DUO结构。 二 DFT DFT Compiler提供独创的“一遍测试综合”技术和方案。它和Design Compiler 、Physical Compiler系列产品集成在一起的,包含功能强大的扫描式可测设计分析、综合和验证技术。DFT Compiler可以使设计者在设计流程的前期,很快而且方便的实现高质量的测试分析,确保时序要求和测试覆盖率要求同时得到满足。DFT Compiler同时支持RTL级、门级的扫描测试设计规则的检查,以及给予约束的扫描链插入和优化,同时进行失效覆盖的分析。 三 TetraMAX TetraMAX ATPG是业界功能最强、最易于使用的自动测试向量生成工具。针对不同的设计,TetraMAX可以在最短的时间内,生成具有具有最高故障覆盖率的最小的测试向量集。TetraMAX支持全扫描、或不完全扫描设计,同时提供故障仿真和分析能力。 四 Vera Vera验证系统满足了验证的需要,允许高效、智能、高层次的功能验证。Vera验证系统已被Sun、NEC、Cisco等公司广泛使用以验证其实际的产品,从单片ASIC到多片ASIC组成的计算机和网络系统,从定制、半定制电路到高复杂度的微处理器。Vera验证系统的基本思想是产生灵活的并能自我检查的测试向量,然后将其结合到test-bench中以尽可能充分测试设计的电路。Vera验证系统适用于功能验证的各个层次,它具有以下特点:与设计环境的紧密集成、启发式及全随机测试、数据及协议建模、功能代码覆盖率分析。 五 VCS VCS是编译型Verilog模拟器,它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有目前行业中最高的模拟能,其出色的内存管理能力足以支持千万门级的ASIC设计,而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法,具有高能、大规模和高精度的特点,适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成,并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面,它提供了对模拟结果的交互和后处理分析。 六 Power Compiler Power Compiler?提供简便的功耗优化能力,能够自动将设计的功耗最小化,提供综合前的功耗预估能力,让设计者可以更好的规划功耗分布,在短时间内完成低功耗设计。Power Compiler嵌入Design Compiler/Physical Compiler之上,是业界唯一的可以同时优化时序、功耗和面积的综合工具。

“相关推荐”对你有帮助么?

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

旺旺小小书

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付:¥1
获取中
扫码支付

您的余额不足,请更换扫码支付或充值

打赏作者

实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值