Marin说PCB之Via 的 Z--AXIS--delay知多少？

周末宅在家刷抖音的时候，看刷到了一条很有趣味的视频，主要讲的是让你如何从一个allegro菜鸟一个月变成大神的，一个月包教会，这不是妥妥地大骗子嘛。现在的整个市场行情不好啊，各大汽车新能源门派都在紧锣密鼓地搞着“裁员广进”计划，小编我听说特斯拉全球裁员10%左右，真的是太吓人了。

今年上海的大环境小编我感觉比去年还要难啊，这个经济大环境太惨了，我还是希望我们国家的经济环境可以早点好起来吧，不然小编我只能乖乖回去继承我的家族产业了，不再出来体验这种打工人的生活了。

好了，又有点扯远了啊，咱们言归正传啊。这次小编我主要给大家分享的是一个allegro设计中一个往往被大家忽略的点，就是在绕线等长的时候忘记了打开过孔的Z_axis这个选项，就直接绕BUS线等长了，看了自己设计的规则管理器中的Match  Group的信号线都显示绿色了（PASS），就认为自己的设计就是OK的了。

这样的设计在一些低频低速的板子上影响可能没有那么高，但是随着我们单板的上的信号的速率越来越高， 例如板子上用了LPDDR4/5,有PCIE4.0/5.0的信号，USB3.1/3.2等这些高速信号。我们在做BUS线的绕等长设计的时候就需要考虑到VIA的残桩效应和它的Z_AXIS dalay的带来的影响了。

1,首先给大家解释一些什么是VIA的Z_Axis Delay：To more accurately account for delay in your designs, you can include the conducting portion of a via/pin (also known as Z Axis Delay) in DRC calculations for DIFFERENTIAL PAIR PHASE TOLERANCE, PROPAGATION DELAY, and RELATIVE PROPAGATION DELAY.

Z Axis Delay includes any through-hole component or any hole with a depth value. The conducting portion of a via/pin comprises the thickness through the design from the placed symbol layer where a net enters a padstack, which may be a via or a through-hole pin, to the layer from which it exits.

All layer dielectric and copper thickness lengths between the entry and exit layers are calculated for the conducting portion of a via/pin and are added to the overall net or pin pair length. Copper thickness for the entry and exit layers are excluded from the calculations. Surface mount vias, such as testpoints, have no effect on the total calculations.

小编我举个例子给大家说明一下吧，我用之前的一个板子中一个EMMC_DATA5信号看下加不加Z_AXIS dalay这个设置走线差多少，打开软件，show一下这个NET的属性如下所示：

当然了我们在规则管理器中也是可以看到这个net的走线的长度的，有些硬件的同事可能对这个如何查看信号长度不是很熟练，我这边再给帖子们说下操作吧：

Setup---constraints---Electrical---如下图所示：

或者是你这个allegro软件用的比较熟练的就可以直接看图标就可以打开了，看你个人的使用习惯了。

在Electrical 中找到NET 在其子菜单中找到Relative Propagation Delay,在相应的Match  Group选中后右击一下即可看到这组线的所有信号的长度了，如下图所示：

大家可以看到这个规则里面的走线长度是1347.04MIL是和之前直接SHOW出来的是一样的。上面的net属性表中也表注了EMMC_data5这个信号的VIA的Z_AXIS的延迟的长度是122.14MIL。好了，有的帖子们这个时候会问到你这个说了半天的VIA的Z_AXIS的延迟，这个是在哪里设置的啊？小编我知道你很急，但是请你先别急，听小编我给你娓娓道来。

1，Setup---constraints--Modes---如下图所示：

在弹出来的Analysis Modes对话栏中，找到对应的Electrical options--Z_AXIS dalay,默认设置是不勾选的，若是使用这个Z_AXIS dalay功能的话勾选上即可。

我们看下这个不勾选了，我们刚刚的那个板子上的EMMC-DRTA5的长度会有什么变化吧。我们首先还是直接用show命令看下这个EMMC-DRTA5信号--NET的属性，如下图所示：

上面也给出了勾选和不勾选Z_AXIS dalay这个设置，EMMC_DATA5这个信号总的长度是差了122.14MIL，差不多是20PS了，这个延迟误差还是挺大对于高速线来说。

还有一点需要注意的就是我们在勾选这Z_AXIS dalay这个设置的时候一定首先是保证你的单板的层叠参数设置是正确的，不是随意写的，这点很重要的。

下图所示的是之前找的Cadence help文件中讲解的Z_AXIS dalay包含到那些数据：

当然了有的帖子们会问到说我们的板子什么时候需要注意到勾选上面的VIA的Z_AXIS dalay呢？这就牵扯到我们做设计的时候优化不够和优化过剩的问题了，这个不是几句话就可以讲解明白的，后面有空我们在聊聊什么时候需要对单板的信号线以及过孔做优化处理。以上就是本期的所有内容了，小编我还得赶紧去看我的紫灵仙子呢，就不多说了，下期文章再见吧各位道友们。

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