ZYNQ仅有PL端逻辑的程序固化

最新推荐文章于 2025-03-13 15:26:35 发布
最新推荐文章于 2025-03-13 15:26:35 发布
阅读量9.1k 收藏 103
点赞数 17
分类专栏： zynq vivado
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_45526456/article/details/108049186
版权
本文详细介绍了如何将仅包含PL端Verilog逻辑的程序固化到ZYNQ中，包括创建块设计、例化、生成bit文件、转入SDK、写入flash等关键步骤。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

ZYNQ仅有PL端逻辑的程序固化

ZYNQ中PL端led灯的逻辑固化

之前看程序固化，教程大多是PS端中有要实现的代码的固化，我没怎么看明白，如果我程序只有 PL 端的写的Verilog逻辑，没写PS端的相关程序该怎么固化程序，昨天试了半天，实现了一个简单的led的逻辑固化。

须知

  1. 不带ARM的FPGA固化是没问题的，但是对于 ZYNQ 来说，必须要有 PS 端的配合才能固化程序。
  2. 安装 Vivado 软件的时候一定要安装 SDK，在启动 SDK 软件前就有 sdk 目录，可能会导致无法启动 SDK，删除这个目录再试。在这里插入图片描述
  3. 准备好PL端LED的程序，这里用的开发板的实验教程：
    在这里插入图片描述
    *新建工程以及创建 Verilog HDL 文件
    module led1(
    input sys_clk,
    input rst_n,
    output reg [3:0] led
    );
    reg[31:0] timer_cnt;
    always@(posedge sys_clk or negedge rst_n)
    begin
    if (!rst_n)
    begin
    led <= 4’d0 ;
    timer_cnt <= 32’d0 ;
    end
    else if(timer_cnt >= 32’d49_999_999)
    begin
    led <= ~led;
    timer_cnt <= 32’d0;
    end
    else
    begin
    led <= led;
    timer_cnt <= timer_cnt + 32’d1;
    end
    end
    endmodule
    *添加管脚约束
    这里管教的约束必须与你的开发板原理图相对应这里管教的约束必须与你的开发板原理图相对应
    保存IO Ports之后会生成xdc文件

*添加时序约束在这里插入图片描述
完成时序约束后的xdc文件会更新在这里插入图片描述

生成vivado端的bit文件

注意这里不能直接用led1.v来直接生成bit文件，还需要做其他的准备！

1.创建块设计（Create Block Design）

在这里插入图片描述
在这里插入图片描述
点加号输入zynq搜索ip，然后双击或回车确认
在这里插入图片描述
双击该模块，开始设置在这里插入图片描述
点击 Peripheral I/O Pins ，会出现以下的 IO 配置界面。
点亮下面Quad SPI Flash，SD0，还有UART1
请添加图片描述
展开SD0不要遗漏点亮card detect中的47
在这里插入图片描述
MIO Configuration选项中
修改 Quad SPI Flash 和SD0 speed为fast，
以及bank1 IO Voltage为LVCOMS1.8V
在这里插入图片描述
在这里插入图片描述
确认CLOCK和DDR在这里插入图片描述

memory part需要修改为你的开发板采用或推荐的型号
在这里插入图片描述
完成后 Run Block Automation
在这里插入图片描述

这两个脚可能需要连线，有的教程没有这一步，开发板入门教程连起来了，但是如果不连起来，可能会报错，可能与版本有关
在这里插入图片描述
在 Source 窗口中选中 ledBD.bd,右键并先后选择Generate Output Projects 和 Create HDL Wrapper 选项操作。生成后如下图所示：
在这里插入图片描述

2.例化

就是把led1.v写进ledDB_wrapper.v
双击ledDB_wrapper.v，修改
修改后的代码（粗体处是新加的led.v部分，其他地方默认不用改）：
module ledBD_wrapper
(rst_n,
sys_clk,
DDR_addr,
DDR_ba,
DDR_cas_n,
DDR_ck_n,
DDR_ck_p,
DDR_cke,
DDR_cs_n,
DDR_dm,
DDR_dq,
DDR_dqs_n,
DDR_dqs_p,
DDR_odt,
DDR_ras_n,
DDR_reset_n,
DDR_we_n,
FIXED_IO_ddr_vrn,
FIXED_IO_ddr_vrp,
FIXED_IO_mio,
FIXED_IO_ps_clk,
FIXED_IO_ps_porb,
FIXED_IO_ps_srstb,
led);
input rst_n;
input sys_clk;
inout [14:0]DDR_addr;
inout [2:0]DDR_ba;
inout DDR_cas_n;
inout DDR_ck_n;
inout DDR_ck_p;
inout DDR_cke;
inout DDR_cs_n;
inout [3:0]DDR_dm;
inout [31:0]DDR_dq;
inout [3:0]DDR_dqs_n;
inout [3:0]DDR_dqs_p;
inout DDR_odt;
inout DDR_ras_n;
inout DDR_reset_n;
inout DDR_we_n;
inout FIXED_IO_ddr_vrn;
inout FIXED_IO_ddr_vrp;
inout [53:0]FIXED_IO_mio;
inout FIXED_IO_ps_clk;
inout FIXED_IO_ps_porb;
inout FIXED_IO_ps_srstb;
output [3:0]led;

wire [14:0]DDR_addr;
wire [2:0]DDR_ba;
wire DDR_cas_n;
wire DDR_ck_n;
wire DDR_ck_p;
wire DDR_cke;
wire DDR_cs_n;
wire [3:0]DDR_dm;
wire [31:0]DDR_dq;
wire [3:0]DDR_dqs_n;
wire [3:0]DDR_dqs_p;
wire DDR_odt;
wire DDR_ras_n;
wire DDR_reset_n;
wire DDR_we_n;
wire FIXED_IO_ddr_vrn;
wire FIXED_IO_ddr_vrp;
wire [53:0]FIXED_IO_mio;
wire FIXED_IO_ps_clk;
wire FIXED_IO_ps_porb;
wire FIXED_IO_ps_srstb;
wire rst_n,sys_clk;
wire [3:0] led;
led1 led1
(
.sys_clk(sys_clk),
.rst_n(rst_n),
.led(led)
);

ledBD ledBD_i
(.DDR_addr(DDR_addr),
.DDR_ba(DDR_ba),
.DDR_cas_n(DDR_cas_n),
.DDR_ck_n(DDR_ck_n),
.DDR_ck_p(DDR_ck_p),
.DDR_cke(DDR_cke),
.DDR_cs_n(DDR_cs_n),
.DDR_dm(DDR_dm),
.DDR_dq(DDR_dq),
.DDR_dqs_n(DDR_dqs_n),
.DDR_dqs_p(DDR_dqs_p),
.DDR_odt(DDR_odt),
.DDR_ras_n(DDR_ras_n),
.DDR_reset_n(DDR_reset_n),
.DDR_we_n(DDR_we_n),
.FIXED_IO_ddr_vrn(FIXED_IO_ddr_vrn),
.FIXED_IO_ddr_vrp(FIXED_IO_ddr_vrp),
.FIXED_IO_mio(FIXED_IO_mio),
.FIXED_IO_ps_clk(FIXED_IO_ps_clk),
.FIXED_IO_ps_porb(FIXED_IO_ps_porb),
.FIXED_IO_ps_srstb(FIXED_IO_ps_srstb));
endmodule

重新编译一下工程，生成 bit 文件。

转入SDK

1. Launch SDK

1.再导出硬件，选择菜单 File->Export->Export Hardware…导出，包含bitstram 文件。

2.硬件导出后，选择菜单 File->Launch SDK，启动 SDK 开发环境

3.点击菜单 File -> New -> Application Project，新建一个名为 fsbl 的 APP， 会出现1 个 hardware platform：ledBD_wrapper_hw_platform_0，大概选最新最上面那个就好（图上的platform可能不一致）。
在这里插入图片描述
选择zynq fsbl
在这里插入图片描述

右键fsbl，然后选择creat boot image

在这里插入图片描述
下方方框出现两个文件即正常，bootloader在上，bit文件在下，可能有延迟 稍等或请重试
在这里插入图片描述
点击creat image

2.写入flash

点击xlinx-program flash
在这里插入图片描述
image file选择上一步生成的bin文件！
fsbl file 使用开发板赠送资料中的厂商定制的fsbl
关于定制版本 fsbl 的来源，可以参考 xilinx 官网链接：
https://www.xilinx.com/support/answers/70148.html
（如果链接失效，可以在 xilinx 官网搜索 AR# 70148）
如果使用 Vivado 2019.1 及以后版本就不需要这个定制的 fsbl，用自己生成的 fsbl 即可。
在这里插入图片描述

等待烧写完成后，设置启动模式为 QSPI（不同厂商可能不同，我这里的是调整插销位置来实现的），再次启动，观测到灯正常运行。
在这里插入图片描述

参考

1.https://blog.csdn.net/taowei1314520/article/details/78595482
2.https://www.cnblogs.com/ylsm-kb/p/9456534.html
3.https://blog.csdn.net/fengyuwuzu0519/article/details/80411894
4.AX7015教程（开发板厂商赠的）

纯PL工程的Zynq固化（vivado 2018.3）
qq_64647020的博客
07-27 2089
打开vivado工程文件（我这边打开的是之前已经烧录的），打开后：点击Create block design，设置一个名字，然后ok，会弹出一个diagram的图窗，点击➕（图示两种方法都可以）把顶层模块设置为top（有些已经直接是top，就不用再点，我这里就直接是top），之后需要打开生成的.v文件，把自己的工程文件例化在最后。在固化完成后，把插销插到QSPI模式，上电，（不用插电脑），如果能在示波器（看个人情况）上看到预期结果，就说明固化成功了！第三步，选择开发板对应的ddr（根据开发板的用户手册选）
【ZYNQ】ZYNQ 7020纯PL端程序固化操作流程（超详细亲测有效！）
白码王子小张的博客
08-14 3921
ZYNQ PL端程序固化操作流程介绍
有关ZYNQ固化的步骤及一些问题
最新发布
qq_52245062的博客
03-13 425
zynq固化步骤以及一些可能出现的问题及其解决方法
【FPGA】ZYNQ纯PL工程固化QSPI记录
湖之中
11-08 1828
ZYNQ固化
ZYNQ仅有PL端逻辑的程序固化_ZYNQ程序固化至flash中_
10-03
当ZYNQ中只有PL端的程序时，怎么固化到flash中。
XILINX ZYNQ仅有PL端（FPGA）逻辑资源的程序固化 / 烧录
热门推荐
weixin_41594632的博客
07-09 1万+
XILINX ZYNQ仅有PL端（FPGA）逻辑资源的程序固化 刚开始接触ZYNQ是从PL端开发开始上手学习的，当时使用JTAG下载程序，断电重启后程序就没了，所以当时一直很纳闷怎么固化程序，后来又学习了PS端的开发，知道了ZYNQ需要在SDK里对程序进行固化。如何固化只用到PL资源的程序，写这样一篇文章为各位有疑惑的同学提供参考。 一 任务目标 本文将对PL端编写的呼吸灯程序进行固化，程序烧录至QPSI中。 硬件开发环境：正点原子领航者开发板 ZYNQ 7020 软件件开发环境：VIVADO 2018
ZYNQ学习笔记（二）：按键控制DDS信号频率实验+仅有PL端（FPGA）逻辑资源的程序固化到SD卡
weixin_44852755的博客
09-15 2253
ZYNQ学习笔记（一）：基于ZYNQ7020、AN108的DDS实验（VIO可控频率字）的基础上进一步修改。通过本次实验，我们成功地实现了一个DDS系统，验证了通过按键使DDS信号输出频率在1MHz、3MHz、5MHz、10MHz、15MHz、20MHz、25MHz和30MHz之间切换，并且在每个频率下保持稳定。此外还完成了对这个仅有PL端（FPGA）逻辑资源的DDS工程进行程序固化。这算是在zynq的学习上又前进了小小的一步~
zynq中纯PL编程
好记性不如烂笔头
11-27 7993
没接触zynq之前，只用过FPGA，在FPGA中用verilog编程简单明了，后来稍微学习过一点nios ii，就在FPGA中也用过一点点nios ii。所以在刚接触zynq的时候，我就感觉zynq跟altera的FPGA和nios ii的编程肯定会有一些相似的地方。学习zynq的时候，一开始我就想弄清楚三个问题，第一zynq中怎么使用纯PL（programmable logic）部分？（就是把z
ZYNQ程序固化
wkk的博客
01-22 3253
ZYNQ Soc的启动和配置过程中，既需要PS的配置信息，又需要PL的配置信息。ZYNQ系列是没有办法只固化PL的程序的(NorFlash、SD卡等是连接在PS端的)。PS 支持多种片外非易失性存储器（Quad SPI Flash，NAND Flash，NOR Flash 或 SD 卡）。ZYNQ SoC 的启动由片上的BootROM开始。片上 BootROM 是 ZYNQ 芯片上的一块非易失性存储器， 它包含了 ZYNQ 所支持的配置器件的驱动，里面的代码是不可修改的。
ZYNQ PL端程序固化方法及步骤详解
资源摘要信息: "ZYNQ仅有PL端逻辑的程序固化_ZYNQ程序固化至flash中" 在探讨ZYNQ平台上的程序固化至flash的过程中，首先需要明确ZYNQ的架构特点和固化的意义。ZYNQ是一种集成ARM处理器和可编程逻辑（PL）的异构多核...
ZYNQ PL 简单入门 LED例程（FPGA 简单入门 LED 例程工程）
05-16
ZYNQ7100，PL 纯逻辑，简单入门 FPGA LED 例程 工程对应的视频教程（1.1 ZYNQ学习分享-温故知新-PL-led）：https://www.ixigua.com/6878303436048335371/
zynq pl读写ddr 实现vga高清显示
11-29
如题：详细链接：https://blog.csdn.net/LOTOOHE/article/details/78692798
zynq+linux固化程序,FPGA 程序固化
weixin_39661589的博客
05-03 832
上一节我们只使用ZYNQ的PL端资源，单独控制PL端的LED实现流水灯：blog.csdn.net/fengyuwuzu0…。但是掉电后程序会丢失，那么如何固化代码到FLASH呢？就是本节的目的了。一、ZYNQ的启动流程ZYNQ7000 SOC 芯片可以从 FLASH 启动，也可以从 SD 卡里启动， 本节介绍程序 FLASH 启动的方法。Zynq7000 SOC 芯片上电后，最先运行的是ARM端...
zynq 程序固化和启动
曾立文的博客
06-14 8781
我们前面的例程都是在 SDK 开发环境中用 JTAG 直接下载程序运行，如果开发板断电，程 序就会丢失，如何让程序能够在开发板断电后再上电能重新启劢，这就需要用刡应用程序的 固化。 ZYNQ7000 SOC 芯片可以从 FLASH 启劢，也可以从 SD 卡里启劢， 本文给大家介绍 程序的 FLASH 或者 SD 卡启动的方法。 前面我们也介绍过， Zynq7000 SOC 芯片上电后， 运行的是 ARM 系统(PS)。然后再通过 ARM 系统软件部分加载 FPGA 的比特流文件.bit 至 FPGA (PL
基于Zynq-7000系列XC7Z010/XC7Z020的PS端裸机与FreeRTOS案例开发手册（工程编译、程序加载与固化法）
创龙，嵌入式一体化解决方案商
10-12 3033
前 言 本文主要介绍PS端(ARM CPU0)的裸机与FreeRTOS案例的使用说明，适用开发环境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx SDK 2017.4。 本次案例用到的是创龙科技的TLZ7x-EasyEVM-S开发板，它是一款基于Xilinx Zynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC评估板，处理器集成PS端双核ARM Cortex-A9 + PL端Artix-7架构28nm可编程逻辑资源，评
ZYNQ7000 学习（二十五）纯PL 实现独立显存VGA驱动并显示画面
QQ1391074994的博客
05-06 687
纯PL 实现独立显存VGA驱动并显示画面 学习 内容 本课程 在 上一 集 的课程基础上 通过 增加 BRAM 实现画面 的存储和 VGA 显 示 。 由于 BRAM 资源 有限，所以 设计 分辨率为 640480。 本课主要是 在第 24《 VGA接口 分析 及 控制逻辑实现 》基础上完成 。 实现步骤首先 介绍 本次课程 提供的代 码 相比第24课代码 主要 增加 了 图片 存储文件和 VGA 驱动 中的存储驱动 部分 。下面 按照 本次 课程实现 的目标进行修改和介绍。 Step1 修改 VGA 时
ZYNQ之路--程序固化教程
weixin_54358182的博客
09-26 8902
我们刚开始使用ZYNQ时，习惯使用JTAG在线将ZYNQ的PS和PL部分的配置文件烧录进ZYNQ，这样方便我们进行调试，但是却带来了掉电配置文件丢失的问题，因此，在我们学习ZYNQ的路上，必须要学会如何把配置文件保存进非易失的存储器件当中去。
zynq学习01 zynq 单独使用PL模块点亮led
坚持
09-03 4026
对于xilinx的ZC706开发板单独使用PL做流水等试验的网上例程几乎是空白，大多数是PS+PL实验。如果是刚开始接触ZC706板，想写一个单独的PL程序时，你肯定以为很快就可以上手。但是如果你开始详细了解ZC706的核心芯片XC7Z045会发现一个关键性问题，就是时钟的使用。XC7Z045所使用PL时钟输入是以差分对的形式输入的，那在程序当中怎么搞嘞？？？疑惑？？？不解了吧？下面请看实例：
xilinx block design以太网
02-18
### 如何在Xilinx Vivado Block Design中添加和配置以太网IP核 #### 添加以太网IP核到Block Design 为了向Block Design中引入特定的以太网IP核，需通过Vivado中的IP Catalog完成此操作。点击工具栏上的“Add IP”按钮，在弹出窗口内搜索所需的以太网IP名称并双击选中项将其加入设计环境[^1]。 对于万兆以太网应用实例而言，可选用由Xilinx官方提供的`10G Ethernet Subsystem`作为核心组件来构建高速网络接口解决方案[^4]。 #### 配置AXI Interconnect连接 当涉及到多个外设间的数据交换时，利用AXI协议标准下的Interconnect模块能够简化地址映射过程，并且该类元件通常具备自适应特性——即能自动检测所连设备而不需要额外的手动设定工作[^2]。 这意味着一旦将以太网子系统接入至AXI互联结构之后，大部分情况下不再需要对路径参数做细致调整；不过仍建议开发者仔细查阅具体型号文档说明，确认是否存在特殊场景下必要的初始化选项设置需求。 #### 完成链路建立后的状态监测 成功部署上述硬件资源后，还需关注实际运行期间的状态反馈情况。例如，在某些设计方案里会定义诸如`block_lock`, `stat_rx_status`这样的内部标志位用于指示物理层是否已经稳定建立起有效的通信通道[^3]。这些信号的变化趋势往往反映了底层PHY层的工作状况以及MAC层之间的握手进展程度，因此编程人员应当编写相应的逻辑去捕捉这类事件的发生时刻以便后续处理流程的设计考量。 ```verilog // Verilog伪代码片段展示如何监控link up状态 always @(posedge clk or negedge rst_n) begin if (!rst_n) link_up <= 0; else if (block_lock && stat_rx_status) link_up <= 1; // 当两个条件都满足时表示链接已准备好 end ```
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值