module INTERRUPT(
input clk_i,
input rst_i,
input en_i,
input clr_i,
input type_i,
input pn_i,
input select_i,
input dat_i,
output reg intr_flg_o
);
reg dat_d;
wire dat_pos,dat_neg,dat_pn;
always @ (posedge clk_i or posedge rst_i)
begin
<数字小IP设计> 三:中断产生模块
最新推荐文章于 2021-11-05 12:50:09 发布